JP4841220B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、下層側絶縁膜と、その下層側絶縁膜上に形成された配線パターンと、下層側絶縁膜上及び配線パターン上に形成された下地絶縁膜と、その下地絶縁膜上に形成された複数本の金属薄膜抵抗体を備え、配線パターン上の下地絶縁膜に接続孔が形成されており、その接続孔を介して配線パターンと金属薄膜抵抗体が電気的に接続されている半導体装置に関するものである。

アナログ集積回路において、抵抗素子は重要な素子として多用されている。近年、抵抗素子の中でも金属薄膜からなる抵抗体（金属薄膜抵抗体と称す）がその抵抗値の温度依存性（以下ＴＣＲという）の低さから注目を集めている。金属薄膜抵抗体の材料としては、例えばクロムシリコン（ＣｒＳｉ）やニッケルクロム（ＮｉＣｒ）、窒化タンタル（ＴａＮ）、クロムシリサイド（ＣｒＳｉ₂）、窒化クロムシリサイド（ＣｒＳｉＮ）、クロムシリコンオキシ（ＣｒＳｉ０）などが用いられる。
金属薄膜抵抗体を備えた半導体装置において、高集積化の要求を満たすために、より高いシート抵抗を目指し、１０００Å（オングストローム）以下という薄い膜厚で金属薄膜抵抗体を形成することが多い。

従来、金属薄膜抵抗体の電気的接続をとる方法として、下層側絶縁膜上に配線パターンを形成し、下層側絶縁膜上及び配線パターン上に下地絶縁膜を形成し、配線パターン上の下地絶縁膜に接続孔を形成し、下地絶縁膜上及び接続孔内に金属薄膜抵抗体を形成する方法がある（例えば特許文献１を参照。）。
図９及び図１０を参照して、従来の半導体装置について説明する。図９において、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１０は図９（Ａ）の等価回路である。

素子分離酸化膜３が形成されたシリコン基板１上に層間絶縁膜５が形成されている。層間絶縁膜５上に金属配線パターン７が形成されている。金属配線パターン７上を含む層間絶縁膜５上全面に下地絶縁膜９が形成されている。金属配線パターン７上の下地絶縁膜９に接続孔４５が形成されている。接続孔４５の形成領域を含んで下地絶縁膜９上に金属薄膜抵抗体４７が形成されている。
金属薄膜抵抗体４７の形成領域を含んで下地絶縁膜９上に最終保護膜としてのパッシベーション膜１５が形成されている。

（Ｂ）に示すように、金属薄膜抵抗体４７は、その下面が接続孔４５内で金属配線パターン７と電気的に接続されている。
また、（Ａ）に示すように、複数の金属薄膜抵抗体４７は金属配線パターン７を介して直列に接続されている。

金属薄膜抵抗体４７は単位抵抗を構成している。この単位抵抗を様々な接続形態、例えば１本、２本、４本、８本、１６本、３２本、６４本・・・の直列接続としたブロック、１本、２本、４本、８本、１６本、３２本、６４本・・・の並列接続としたブロック等を準備し、これらのブロックを単数、または複数個接続することで、回路に必要な分圧抵抗回路等を形成している。

図９及び図１０では、抵抗Ｒ１が１本、抵抗Ｒ２が２本、抵抗Ｒ３が４本の金属薄膜抵抗体４７を直列に接続した構成で、抵抗Ｒ１，Ｒ２，Ｒ３が直列に接続されている。電極Ａ−Ｄ間に電圧を印加すると、電極Ｂ，Ｃに抵抗比に応じた電圧が出力される。

図９に示した接続方法によれば、電極自体の抵抗や電極と金属薄膜抵抗体の接触抵抗等を含めた実質的な抵抗値は、ほぼ金属薄膜抵抗体の本数通りの抵抗値が得られるため、設計が容易でバラツキが少なくなる。

ところで、アナログ集積回路では、多数の金属薄膜抵抗体を配置するために、できるだけ幅の狭い金属薄膜抵抗体を用いたレイアウトが必要とされる。したがって、アナログ集積回路を製造する半導体プロセスで形成できる抵抗体パターン幅の最小寸法に近い領域で金属薄膜抵抗体が形成されている。
しかし、最小寸法の近辺でレイアウトされた金属薄膜抵抗体で電極との接続孔を形成する場合、接続孔−金属薄膜抵抗体間の重ね合わせの余裕を十分に取ることを考慮すると、同じプロセスルールの最小寸法で形成できる接続孔のサイズでは、金属薄膜抵抗体１本の幅に納まるように接続孔を形成できないことがある。

このような場合、一般的には以下の対応が考えられる。
（１）金属薄膜抵抗体の幅を接続孔形成部分のみ太くする。
（２）図１１に示すように、１本の金属薄膜抵抗体４７を単位抵抗として接続する概念を捨て、２本の帯状部４７ａを折返し部４７ｂで連結して蛇行する金属薄膜抵抗体を形成し、折返し部４７ｂの下に接続孔４５ａ及び金属配線パターン７を配置する。

上記（１）の場合、接続孔部分の金属薄膜抵抗体の幅が大きくなるため、金属薄膜抵抗体のレイアウト面積が増大するという問題があった。
一方、上記（２）の場合には、２本の帯状部４７ａに連結された折返し部４７ｂの下に接続孔４５ａを配置しているので、レイアウト面積を増大させることなく、帯状部４７ａの幅寸法に比べて接続孔４５ａの寸法を大きくすることができる。また、見掛け上１本の帯状部４７ａの両端にそれぞれ接続孔４５ａ及び金属配線パターン７を備えているので、帯状部４７ａの本数に応じた抵抗値を得やすいと考えられる。

しかし、上記（２）のレイアウトでは、図１１中の矢印に示すように、金属薄膜抵抗体の折返し部４７ｂで電流は接続孔４５ａや金属配線パターン７へは流れずに重ね合わせ余裕部分を経由して流れてしまい、例えば電極Ａ−Ｄのように引出しの部分では接続孔と電極部分を経由して電流が流れることとなり、設計値どおりの抵抗値や抵抗比が得られないという問題があった。このような問題は直列に接続された帯状部４７ａ及び折返し部４７ｂの数が増えるほど顕著になる。

特開２００５−１２４６３９号公報

そこで本発明は、金属薄膜抵抗体を含む集積回路を備えた半導体装置において、金属薄膜抵抗体のレイアウト面積を増大させることなく、設計値どおりの抵抗値を得ることができる半導体装置を提供することを目的とするものである。

本発明にかかる半導体装置は、下層側絶縁膜と、前記下層側絶縁膜上に形成された配線パターンと、前記下層側絶縁膜上及び前記配線パターン上に形成された下地絶縁膜と、前記下地絶縁膜上に形成された複数本の金属薄膜抵抗体を備え、前記配線パターン上の前記下地絶縁膜に接続孔が形成されており、前記接続孔を介して前記配線パターンと前記金属薄膜抵抗体が電気的に接続されている半導体装置であって、上記金属薄膜抵抗体は、上記接続孔とは離間して配置された帯状部と、上記帯状部に連続して形成され、かつ上記接続孔を介して上記配線パターンに接続される接続部をもち、１つの上記接続孔に少なくとも２本の上記金属薄膜抵抗体の上記接続部が互いに間隔をもって形成されているものである。
本発明の半導体装置では、２本以上の金属薄膜抵抗体が１つの接続孔を介して配線パターンと接続されている。

本発明の半導体装置において、上記接続部は上記帯状部の幅よりも広く形成されている例を挙げることができる。
また、上記接続孔内で隣り合う上記接続部の間隔は、隣り合う上記帯状部の間隔よりも狭く形成されている例を挙げることができる。

また、上記金属薄膜抵抗体と同じ材料の金属薄膜からなり、上記接続孔内で隣り合う上記接続部を連結している連結部を備えている例を挙げることができる。
また、上記金属薄膜抵抗体と同じ材料の金属薄膜からなり、上記接続孔に対して上記帯状部とは反対側の上記接続孔外で隣り合う上記接続部を連結している第２連結部を備えている例を挙げることができる。

本発明の半導体装置が適用される半導体装置の一例として、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。その分割抵抗回路を構成する抵抗素子は、本発明の半導体装置を構成する金属薄膜抵抗体により構成される。

本発明の半導体装置が適用される半導体装置の他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その電圧検出回路を構成する分割抵抗回路は、本発明の半導体装置を構成する金属薄膜抵抗体が適用された抵抗素子を備えている。

本発明の半導体装置が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その定電圧発生回路を構成する分割抵抗回路は、本発明の半導体装置を構成する金属薄膜抵抗体が適用された抵抗素子を備えている。

本発明の半導体装置では、金属薄膜抵抗体は、接続孔とは離間して配置された帯状部と、帯状部に連続して形成され、かつ接続孔を介して配線パターンに接続される接続部をもち、１つの接続孔に少なくとも２本の金属薄膜抵抗体の接続部が互いに間隔をもって形成されているようにしたので、上記帯状部の幅寸法に比べて接続孔の寸法を大きくすることができ、レイアウト面積を増大させることはない。これにより、接続孔の寸法に制限されることなく金属薄膜抵抗体をレイアウトすることができるので、レイアウト面積を小さくすることができ、ひいてはチップサイズを小さくすることができる。さらに、１つの接続孔に形成された複数の上記接続部は互いに間隔をもって形成されているので、複数の金属薄膜抵抗体を直列に接続した場合に電流は配線パターンを介して流れる。したがって、図１１に示した従来技術のようには折返し部４７ｂを介して電流が流れることはなく、設計どおりの抵抗値を得ることができ、高精度なアナログ回路を設計することができる。

さらに、上記接続部は上記帯状部の幅よりも広く形成されているようにすれば、接続部と接続孔の重ね合わせ余裕を大きくすることができる。

また、上記接続孔内で隣り合う上記接続部の間隔は、隣り合う上記帯状部の間隔よりも狭く形成されているようにすれば、隣り合う接続部の間隔が隣り合う帯状部の間隔と同じ場合に比べて、金属薄膜と配線パターンの接触面積を大きくすることができ、接触抵抗を低減することができる。

また、上記金属薄膜抵抗体と同じ材料の金属薄膜からなり、上記接続孔内で隣り合う上記接続部を連結している連結部を備えているようにすれば、金属薄膜と配線パターンの接触面積を大きくすることができ、接触抵抗を低減することができる。

また、上記金属薄膜抵抗体と同じ材料の金属薄膜からなり、上記接続孔に対して上記帯状部とは反対側の上記接続孔外で隣り合う上記接続部を連結している第２連結部を備えているようにすれば、接続部の端部が写真製版の特性によって丸みを帯びる影響を軽減でき、重ね合わせ部の幅を大きくすることができる。

２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、分割抵抗回路を構成する抵抗素子は、本発明の半導体装置を構成する金属薄膜抵抗体を備えているようにすれば、本発明の半導体装置を構成する金属薄膜抵抗体によって抵抗素子の抵抗値の安定化を図ることができ、分割抵抗回路の出力電圧の精度の向上を図ることができる。

入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、分割抵抗回路として本発明の半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路を備えているようにすれば、本発明が適用された分割抵抗回路では出力電圧の精度の向上を図ることができるので、電圧検出回路の電圧検出能力の精度の向上を図ることができる。

入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、分割抵抗回路として本発明の半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路を備えているようにすれば、本発明が適用された分割抵抗回路では出力電圧の精度の向上を図ることができるので、定電圧発生回路の出力電圧の安定化を図ることができる。

図１は一実施例を示す図であり、（Ａ）は金属薄膜抵抗体の形成領域の一部を示す平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１（Ａ）での下地絶縁膜及びパッシベーション膜の図示は省略している。以下に説明する実施例では同一基板上にトランジスタ素子や容量素子などが形成されているが、図ではそれらの素子の図示は省略する。この実施例の等価回路は図１０と同じである。

シリコン基板１上に素子分離酸化膜３が形成されている。素子分離酸化膜３の形成領域を含んでシリコン基板１上にＢＰＳＧ（Borophospho silicate glass）膜又はＰＳＧ（phospho silicate glass）膜からなる層間絶縁膜（下層側絶縁膜）５が形成されている。層間絶縁膜５上に、例えば膜ＡｌＳｉＣｕ（Ｃｕ＝０.５％、Ｓｉ＝１.０％）からなる金属配線パターン７が形成されている。

金属配線パターン７の形成領域を含んで層間絶縁膜５上に、例えば、下層側から順にプラズマＣＶＤ（Chemical vapor deposition）酸化膜、ＳＯＧ（Spin on glass）膜からなる下地絶縁膜９（図１では一体的に図示している。）が形成されている。下地絶縁膜９の膜厚は例えば６５００Åである。
下地絶縁膜９に、金属薄膜抵抗体の接続部及び金属配線パターン７に対応して接続孔１１が形成されている。接続孔１１の寸法は例えば２.６×１.４μｍ（マイクロメートル）である。

接続孔１１の形成領域を含んで下地絶縁膜９上にＣｒＳｉＮ薄膜抵抗体（金属薄膜抵抗体）１３が形成されている。ＣｒＳｉＮ薄膜抵抗体１３は帯状部１３ａと帯状部１３ａの両端に設けられた接続部１３ｂを備えている。
帯状部１３ａは接続孔１１とは離間して配置されている。接続部１３ｂは、帯状部１３ａの端部から接続孔１１内にわたって形成されており、接続孔１１内で金属配線パターン７と電気的に接続されている。１つの接続孔１１に２本のＣｒＳｉＮ薄膜抵抗体１３の接続部１３ｂが互いに間隔をもって形成されている。
ＣｒＳｉＮ薄膜抵抗体１３の膜厚は例えば８０Åであり、Ｓｉ／Ｃｒ＝６０／４０ｗｔ％のターゲットを用いてＮ₂分圧＝２０％の条件で形成したものである。ＣｒＳｉＮ薄膜抵抗体１３の幅寸法は例えば１.２μｍ、隣り合うＣｒＳｉＮ薄膜抵抗体１３，１３間の間隔は例えば１.０μｍである。

ＣｒＳｉＮ薄膜抵抗体１３の形成領域を含んで下地絶縁膜９上に、下層側が酸化シリコン膜、上層側が窒化シリコン膜からなる、最終保護膜としてのパッシベーション膜１５（図１では一体的に図示している。）が形成されている。

この実施例では、ＣｒＳｉＮ薄膜抵抗体１３は、接続孔１１とは離間して配置された帯状部１３ａと、帯状部１３ａに連続して形成され、かつ金属配線パターン７に接続される接続部１３ｂをもち、１つの接続孔１１に２本のＣｒＳｉＮ薄膜抵抗体１３の接続部１３ａが互いに間隔をもって形成されているので、帯状部１３ａの幅寸法に比べて接続孔１１の寸法を大きくすることができ、レイアウト面積を増大させることはない。これにより、接続孔１１の寸法に制限されることなくＣｒＳｉＮ薄膜抵抗体１３をレイアウトすることができるので、レイアウト面積を小さくすることができ、ひいてはチップサイズを小さくすることができる。

さらに、１つの接続孔１１に形成された２つの接続部１１ａ，１１ａは互いに間隔をもって形成されているので、複数の金属薄膜抵抗体１３を直列に接続した場合に電流は配線パターン７を介して流れる。したがって、図１１に示した従来技術のようには折返し部４７ｂを介して電流が流れることはなく、設計どおりの抵抗値を得ることができ、高精度なアナログ回路を設計することができる。

図２は他の実施例の接続孔近傍の状態を示す平面図である。
（Ａ）は、接続孔１１内で隣り合う接続部１３ｂ，１３ｂの間隔が、隣り合う帯状部１３ａ，１３ａの間隔よりも狭くなるように、接続部１３ｂの幅が帯状部１３ａの幅よりも広く形成されているものである。この実施例によれば、隣り合う接続部１３ｂ，１３ｂの間隔が隣り合う帯状部１３ａ，１３ａの間隔と同じ場合に比べて、接続部１３ｂと配線パターン７の接触面積を大きくすることができ、接触抵抗を低減することができる。さらに、接続部１３ｂの幅は帯状部１３ａの幅よりも広く形成されているので、接続部１３ｂと接続孔１１の重ね合わせ余裕を大きくすることができる。

（Ｂ）は、接続部１３ｂの長手方向の辺であって接続孔１１とは重複していない方の辺が外側（接続孔１１とは反対方向）に拡張されて、接続部１３ｂの幅が帯状部１３ａの幅よりも広く形成されているものである。この実施例によれば、接続部１３ｂと接続孔１１の重ね合わせ余裕を大きくすることができる。
（Ｃ）は、接続部１３ｂについて（Ａ）の形状と（Ｂ）の形状を組み合わせたものである。この実施例によれば、接触抵抗の低減と重ね合わせ余裕の増大を実現することができる。

（Ｄ）は、接続孔１１内で隣り合う接続部１３ｂ，１３ｂを連結している連結部１３ｃと、接続孔１１に対して帯状部１３ａとは反対側の接続孔１１外で隣り合う接続部１３ｂ，１３ｂを連結している第２連結部１３ｄを備えているものである。連結部１３ｃ及び第２連結部１３ｄはＣｒＳｉＮ薄膜抵抗体１３と同じ材料の金属薄膜、すなわちＣｒＳｉＮで形成されている。この実施例によれば、連結部１３ｃによって、金属薄膜と配線パターン７の接触面積を大きくすることができ、接触抵抗を低減することができる。さらに、第２連結部１３ｄによって、接続部１３ｂの端部が写真製版の特性によって丸みを帯びる影響を軽減でき、重ね合わせ部の幅を大きくすることができる。

（Ｅ）は、（Ｄ）に比べて連結部１３ｃが帯状部１３ａに対して後退して形成されているものである。この実施例によれば、帯状部１３ａの長手方向に重ね合わせズレが生じた場合であっても、接続孔１１よりも帯状部１３ａ側で連結部１３ｃによって帯状部１３ａ，１３ａが連結されるのを防止することができる。
（Ｆ）は、（Ｄ）に比べて連結部１３ｃが形成されていないものである。この実施例によれば、第２連結部１３ｄによって、接続部１３ｂの端部が写真製版の特性によって丸みを帯びる影響を軽減でき、重ね合わせ部の幅を大きくすることができる。
（Ｇ）は、（Ｅ）に比べて第２連結部１３ｄが形成されていないものである。この実施例によれば、連結部１３ｃによって金属薄膜と配線パターン７の接触面積を大きくすることができ、接触抵抗を低減することができる。（Ｇ）において、連結部１３ｃは（Ｄ）と同様に、帯状部１３ａの長手方向に関して接続孔１１と同じ寸法で形成されていてもよい。ただし、重ね合わせ余裕を考慮して、少なくとも帯状部１３ａ側の端部が帯状部１３ａに対して後退して形成されていることが好ましい。

また、（Ｄ），（Ｅ），（Ｆ），（Ｇ）の実施例において、（Ａ），（Ｂ），（Ｃ）の実施例と同様に、接続部１３ｂの線幅が帯状部１３ａよりも太く形成されているようにしてもよい。これにより、（Ａ），（Ｂ），（Ｃ）の実施例と同じ効果も得られる。

上記の実施例では１つの接続孔１１に２つの接続部１３ｂが形成されているが本発明はこれに限定されるものではなく、１つの接続孔に形成される金属薄膜抵抗体の接続部は３つ以上であってもよい。例えば図３に示すように、３つの接続部１３ｂが１つの接続孔１１に形成されているようにしてもよい。１つの接続孔に形成される金属薄膜抵抗体の接続部が３つ以上である場合にも、図２（Ａ），（Ｂ），（Ｃ）に示したように接続部１３の線幅を太くしてもよいし、図２（Ｄ），（Ｅ），（Ｆ），（Ｇ）に示したように連結部１３ｃ，１３ｄを設けてもよいし、これらを組み合わせてもよい。

また、上記の実施例では、ＣｒＳｉＮ薄膜抵抗体１３の上にパッシベーション膜１５を形成しているが、本発明はこれに限定されるものではなく、ＣｒＳｉＮ薄膜抵抗体１３の上に形成される絶縁膜は、例えば第２層目の金属配線パターンを形成するための層間絶縁膜など、いかなる絶縁膜であってもよい。

また、上記の実施例では、１層の金属配線パターンを備えた半導体装置に本発明を適用しているが、本発明はこれに限定されるものではなく、２層以上の金属配線パターンを備えた多層金属配線構造の半導体装置に本発明を適用することもできる。その場合、金属薄膜抵抗体の電気的接続を得るための、金属薄膜抵抗体の下層の金属配線は何層目の金属配線パターンであってもよい。

また、上記の実施例では、ＣｒＳｉＮ薄膜抵抗体１３の電気的接続をとるための配線パターンとして金属材料パターン７を用いているが、本発明はこれに限定されるものではなく、例えば他の金属材料からなる配線パターンや、ポリシリコンからなるポリシリコン配線パターンを用いることもできる。

また、上記の実施例では、金属薄膜抵抗体の材料としてＣｒＳｉＮを用いた例を示しているが、本発明はこれに限定されるものではなく、金属薄膜抵抗体の材料として、例えばＮｉＣｒ、ＴａＮ、ＣｒＳｉ₂、ＣｒＳｉ、ＣｒＳｉ０など、他の材料を用いてもよい。

本発明の半導体装置を構成する金属薄膜抵抗体は、例えばアナログ回路を備えた半導体装置に適用することができる。以下に、本発明にかかる金属薄膜抵抗体を備えたアナログ回路を備えた半導体装置の実施例について説明する。

図４はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源２１からの電源を負荷２３に安定して供給すべく、定電圧発生回路２５が設けられている。定電圧発生回路２５は、直流電源２１が接続される入力端子（Ｖｂａｔ）２７、基準電圧発生回路（Ｖｒｅｆ）２９、演算増幅器（比較回路）３１、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）３３、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）３５を備えている。

定電圧発生回路２５の演算増幅器３１では、出力端子がＰＭＯＳ３３のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路２９から基準電圧Ｖｒｅｆが印加され、非反転入力端子（＋）に出力電圧Ｖｏｕｔを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。

図５は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路３７において、符号３１は演算増幅器で、その反転入力端子（−）に基準電圧発生回路２９が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）３９から入力される測定すべき端子の電圧が分割抵抗素子Ｒ１とＲ２によって分割されて演算増幅器３１の非反転入力端子（＋）に入力される。演算増幅器３１の出力は出力端子（Ｖｏｕｔ）４１を介して外部に出力される。

電圧検出回路３７では、測定すべき端子の電圧が高く、分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器３１の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器３１の出力がＬレベルになる。

一般に、図４に示した定電圧発生回路や図５に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖｒｅｆが変動するので、その変動に対応すべく、分割抵抗素子としてヒューズ素子の切断により抵抗値を調整可能な抵抗素子回路（分割抵抗回路と称す）や、抵抗素子へのレーザー照射により抵抗値を調整可能な分割抵抗回路を用いて、分割抵抗素子の抵抗値を調整している。

図６は、本発明の金属薄膜抵抗体が適用される分割抵抗回路の一例を示す回路図である。
図７は、その分割抵抗回路のヒューズ素子部分のレイアウト例を示し図である。抵抗素子部分のレイアウト例は図１（Ａ）と同じである。

図６に示すように、抵抗素子Ｒｂｏｔｔｏｍ、ｍ＋１個（ｍは正の整数）の抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗素子Ｒｔｏｐが直列に接続されている。抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗素子に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。

図７に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えばシート抵抗が２０Ω〜４０Ωのポリシリコンパターンにより形成されている。
抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗素子Ｒｂｏｔｔｏｍ側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子ＲＴｎの抵抗値は、抵抗素子ＲＴ０の抵抗値を単位値とし、その単位値の２ｎ倍である。
図１及び図７において、電極Ａ−Ａ間、電極Ｂ−Ｂ間、電極Ｃ−Ｃ間、電極Ｄ−Ｄ間はそれぞれ金属配線パターンにより電気的に接続されている。

このように、抵抗素子の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗素子及びヒューズ素子からなる単位抵抗素子が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザー光によって切断することにより、所望の直列抵抗値を得ることができる。

上述のように、本発明の半導体装置を構成する金属薄膜抵抗体によれば抵抗素子の抵抗値の安定化を図ることができるので、図６に示した分割抵抗回路の出力電圧の精度の向上を図ることができる。

図６に示した分割抵抗回路を図４に示した定電圧発生回路２５の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒｂｏｔｔｏｍ端を接地し、抵抗素子Ｒｔｏｐ端をＰＭＯＳ３３のドレインに接続する。さらに、抵抗素子Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器３１の非反転入力端子に接続する。
本発明を適用した分割抵抗回路によれば分割抵抗回路の出力電圧の精度の向上を図ることができるので、定電圧発生回路２５の出力電圧の安定化を図ることができる。

また、図６に示した分割抵抗回路を図５に示した電圧検出回路３７の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒｂｏｔｔｏｍ端を接地し、抵抗素子Ｒｔｏｐ端を入力端子６１に接続する。さらに、抵抗素子Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器３１の非反転入力端子に接続する。
本発明を適用した分割抵抗回路によれば分割抵抗回路の出力電圧の精度の向上を図ることができるので、電圧検出回路３７の電圧検出能力の精度の向上を図ることができる。

図８は、本発明を適用した定電圧発生回路の複数のサンプルにおけるトリミング後の出力電圧分布を示す図であり、（Ａ）は本発明、（Ｂ）は比較例を示し、縦軸は頻度、横軸は出力電圧を示す。（Ａ）の本発明のサンプルの金属薄膜抵抗体は、図１を参照して説明した実施例の条件で形成した。（Ｂ）の比較例のサンプルの金属薄膜抵抗体は、図１１を参照して説明した従来技術の折返し部を備え、その他の条件は図１を参照して説明した実施例の条件で形成したものを用いた。
本発明を適用した定電圧発生回路（Ａ）では、比較例（Ｂ）に比べて標準偏差σを役半分に改善することができた。

図１、及び図４から図７を参照して、本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路が適用される半導体装置の例を説明したが、このような分割抵抗回路が適用される半導体装置は定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、分割抵抗回路を備えた半導体装置であれば適用することができる。

また、本発明を構成する金属薄膜抵抗体が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

一実施例を示す図であり、（Ａ）は金属薄膜抵抗体の形成領域の一部を示す平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。 他の実施例の接続孔近傍の状態を示す平面図である。 さらに他の実施例の接続孔近傍の状態を示す平面図である。 アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。 アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。 アナログ回路である分割抵抗回路を備えた半導体装置の一実施例を示す回路図である。 同分割抵抗回路のヒューズ素子部分のレイアウト例を示すレイアウト図である。 本発明を適用した定電圧発生回路の複数のサンプルにおけるトリミング後の出力電圧分布を示す図であり、（Ａ）は本発明、（Ｂ）は比較例を示し、縦軸は頻度、横軸は出力電圧を示す。 従来の半導体装置を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である 図１（Ａ）、図９（Ａ）及び図１１の等価回路である。 他の従来の半導体装置を示す平面図である。

符号の説明

１ シリコン基板
３ 素子分離酸化膜
５ 層間絶縁膜（下層側絶縁膜）
７ 金属配線パターン
９ 層間絶縁膜（下地絶縁膜）
１１ 接続孔
１３ ＣｒＳｉＮ薄膜抵抗体（金属薄膜抵抗体）
１３ａ 帯状部
１３ｂ 接続部
１５ パッシベーション膜
２１ 直流電源
２３ 負荷
２５ 定電圧発生回路
２７ 入力端子
２９ 基準電圧発生回路
４１ 演算増幅器
３３ ＰチャネルＭＯＳトランジスタ
３５ 出力端子
３７ 電圧検出回路
３９ 入力端子
４１ 出力端子
Ｒ１，Ｒ２ 分割抵抗素子
Ｒｂｏｔｔｏｍ，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒｔｏｐ 抵抗素子
ＲＬ０，ＲＬ１，…，ＲＬｍ ヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ 端子

Claims (8)

1. 下層側絶縁膜と、前記下層側絶縁膜上に形成された配線パターンと、前記下層側絶縁膜上及び前記配線パターン上に形成された下地絶縁膜と、前記下地絶縁膜上に形成された複数本の金属薄膜抵抗体を備え、前記配線パターン上の前記下地絶縁膜に接続孔が形成されており、前記接続孔を介して前記配線パターンと前記金属薄膜抵抗体が電気的に接続されている半導体装置において、
   前記金属薄膜抵抗体は、前記接続孔とは離間して配置された帯状部と、前記帯状部に連続して形成され、かつ前記接続孔を介して前記配線パターンに接続される接続部をもち、
   １つの前記接続孔に少なくとも２本の前記金属薄膜抵抗体の前記接続部が互いに間隔をもって形成されていること特徴とする半導体装置。
2. 前記接続部は前記帯状部の幅よりも広く形成されている請求項１に記載の半導体装置。
3. 前記接続孔内で隣り合う前記接続部の間隔は、隣り合う前記帯状部の間隔よりも狭く形成されている請求項１又は２に記載の半導体装置。
4. 前記金属薄膜抵抗体と同じ材料の金属薄膜からなり、前記接続孔内で隣り合う前記接続部を連結している連結部を備えている請求項１、２又は３に記載の半導体装置。
5. 前記金属薄膜抵抗体と同じ材料の金属薄膜からなり、前記接続孔に対して前記帯状部とは反対側の前記接続孔外で隣り合う前記接続部を連結している第２連結部を備えている請求項１から４のいずれかに記載の半導体装置。
6. ２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
   前記抵抗素子は、請求項１から５のいずれかに記載の金属薄膜抵抗体により構成されていることを特徴とする半導体装置。
7. 入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
   前記分割抵抗回路として請求項６に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
8. 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
   前記分割抵抗回路として請求項６に記載の分割抵抗回路を備えていることを特徴とする半導体装置。

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