JP2000150782A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000150782A JP2000150782A JP10326276A JP32627698A JP2000150782A JP 2000150782 A JP2000150782 A JP 2000150782A JP 10326276 A JP10326276 A JP 10326276A JP 32627698 A JP32627698 A JP 32627698A JP 2000150782 A JP2000150782 A JP 2000150782A
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- Japan
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- contact hole
- shape
- polycrystalline silicon
- semiconductor device
- slit
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Abstract
(57)【要約】
【課題】 多結晶シリコンを抵抗素子として使用する集
積回路を有する半導体装置において、半導体装置の集積
度を高める。 【解決手段】 不純物をドープした多結晶シリコンを抵
抗素子として使用する集積回路を有する半導体装置にお
いて、多結晶シリコンと金属配線層とを電気的に接続す
るためのコンタクトホールの形状を屈曲したスリット形
状とした。
積回路を有する半導体装置において、半導体装置の集積
度を高める。 【解決手段】 不純物をドープした多結晶シリコンを抵
抗素子として使用する集積回路を有する半導体装置にお
いて、多結晶シリコンと金属配線層とを電気的に接続す
るためのコンタクトホールの形状を屈曲したスリット形
状とした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に不純物をドープした多結晶シリコンを抵抗素子
として使用する集積回路のコンタクトの形状に関する。
し、特に不純物をドープした多結晶シリコンを抵抗素子
として使用する集積回路のコンタクトの形状に関する。
【０００２】
【従来の技術】最近の半導体プロセス技術、特に0.35μ
ｍルール以降の微細化の進んだ半導体のプロセスにおい
ては、拡散層のシリサイド化、コンタクトホールのタン
グステンプラグの埋め込みが一般的に使用されている。
従来のコンタクトホール形成のための技術を以下説明す
る。
ｍルール以降の微細化の進んだ半導体のプロセスにおい
ては、拡散層のシリサイド化、コンタクトホールのタン
グステンプラグの埋め込みが一般的に使用されている。
従来のコンタクトホール形成のための技術を以下説明す
る。
【０００３】拡散層をTiSi化した集積回路において、拡
散層と配線を結合するコンタクトホールの抵抗値を下げ
るためにタングステンプラグを埋め込む工程があり、該
工程の前にバリアメタル（チタン・窒化チタン）を形成
する。このバリアメタル形成は通常ＲＦエッチにより、
TiSi表面を少しエッチングしてから行う。
散層と配線を結合するコンタクトホールの抵抗値を下げ
るためにタングステンプラグを埋め込む工程があり、該
工程の前にバリアメタル（チタン・窒化チタン）を形成
する。このバリアメタル形成は通常ＲＦエッチにより、
TiSi表面を少しエッチングしてから行う。
【０００４】そして、タングステンＣＶＤを使用し、コ
ンタクトホールを埋設する。このとき、コンタクトホー
ルのサイズはタングステンＣＶＤの膜厚に依存するた
め、大きなサイズ（１辺１μｍ以上）のコンタクトホー
ル３の埋設は難しい。このため、図５のように、小さい
コンタクトホール３を複数個形成する方法が一般的の用
いられている。
ンタクトホールを埋設する。このとき、コンタクトホー
ルのサイズはタングステンＣＶＤの膜厚に依存するた
め、大きなサイズ（１辺１μｍ以上）のコンタクトホー
ル３の埋設は難しい。このため、図５のように、小さい
コンタクトホール３を複数個形成する方法が一般的の用
いられている。
【０００５】しかしながら、不純物をドープした多結晶
シリコンを抵抗素子として用いる場合、抵抗素子のコン
タクトホール形成において、ＲＦエッチの影響により多
結晶シリコン中の不純物が不均一にエッチングされる。
このため、抵抗素子におけるコンタクトホール部分の不
純物濃度が不均一となり、これがコンタクトホール部分
の抵抗値のばらつきの原因になっていた。なお、実験に
よる測定を行ったところ、コンタクトホールサイズ0.36
μmの抵抗値は１〜７KΩという値が得られ、抵抗値のば
らつきは７００％にも及ぶ結果となった。
シリコンを抵抗素子として用いる場合、抵抗素子のコン
タクトホール形成において、ＲＦエッチの影響により多
結晶シリコン中の不純物が不均一にエッチングされる。
このため、抵抗素子におけるコンタクトホール部分の不
純物濃度が不均一となり、これがコンタクトホール部分
の抵抗値のばらつきの原因になっていた。なお、実験に
よる測定を行ったところ、コンタクトホールサイズ0.36
μmの抵抗値は１〜７KΩという値が得られ、抵抗値のば
らつきは７００％にも及ぶ結果となった。
【０００６】図５の小さいコンタクトホール３を複数個
設け（ユニットタイプ）、抵抗値のばらつきの影響を小
さくする方法では、一つ一つのコンタクトホール３は前
述した抵抗値のばらつきを含んでいるので、プロセス変
動による影響を受けやすく、ユニットタイプにしても抵
抗値のばらつきを十分に抑えることは難しい。よって、
回路設計に際して、コンタクト抵抗値のばらつきを考慮
して行う必要があり、精度の高い回路設計が困難であっ
た。
設け（ユニットタイプ）、抵抗値のばらつきの影響を小
さくする方法では、一つ一つのコンタクトホール３は前
述した抵抗値のばらつきを含んでいるので、プロセス変
動による影響を受けやすく、ユニットタイプにしても抵
抗値のばらつきを十分に抑えることは難しい。よって、
回路設計に際して、コンタクト抵抗値のばらつきを考慮
して行う必要があり、精度の高い回路設計が困難であっ
た。
【０００７】このため、図６のように、前記のコンタク
トホール３を直線のスリット形状にして断面積を大きく
することで対策する方法が考えられた。実験結果におい
て、コンタクトホールサイズの短辺0.36μｍでは長辺
（スリットの長さ）を2.5μｍ以上にすれば、ばらつき
が１０％程度まで減少した。
トホール３を直線のスリット形状にして断面積を大きく
することで対策する方法が考えられた。実験結果におい
て、コンタクトホールサイズの短辺0.36μｍでは長辺
（スリットの長さ）を2.5μｍ以上にすれば、ばらつき
が１０％程度まで減少した。
【発明が解決しようとする課題】しかしながら、この図
６の直線のスリット形状のコンタクトホールでは抵抗値
を安定させることは可能であるが、ばらつきを押さえる
ためには、上記のように長辺（スリットの長さ）を2.5
μｍ以上にする必要があった。サブミクロンクラス（１
μｍ以下）の細い幅の多結晶シリコン２を使用した場
合、コンタクトホール３の長辺方向と、抵抗素子６０の
長手方向とは垂直に配設されるので、多結晶シリコン２
の幅と、コンタクトホール形成領域の幅（コンタクトホ
ールの長辺方向）との差W６０が大きくなり、大きな出
っ張りが出来、隣接する素子や配線との間に無駄な領域
が生じる。この結果、半導体装置の集積度を上げること
が困難であった。
６の直線のスリット形状のコンタクトホールでは抵抗値
を安定させることは可能であるが、ばらつきを押さえる
ためには、上記のように長辺（スリットの長さ）を2.5
μｍ以上にする必要があった。サブミクロンクラス（１
μｍ以下）の細い幅の多結晶シリコン２を使用した場
合、コンタクトホール３の長辺方向と、抵抗素子６０の
長手方向とは垂直に配設されるので、多結晶シリコン２
の幅と、コンタクトホール形成領域の幅（コンタクトホ
ールの長辺方向）との差W６０が大きくなり、大きな出
っ張りが出来、隣接する素子や配線との間に無駄な領域
が生じる。この結果、半導体装置の集積度を上げること
が困難であった。
【０００８】本発明に係る半導体装置は、上記問題点に
鑑みてなされたものであり、その目的とするところは、
プロセス精度の高い回路設計を可能としつつ、半導体装
置の集積度を高めることである。
鑑みてなされたものであり、その目的とするところは、
プロセス精度の高い回路設計を可能としつつ、半導体装
置の集積度を高めることである。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る半導体装置は、「不純物をドープし
た多結晶シリコンを抵抗素子として使用する集積回路を
有する半導体装置において、上記多結晶シリコンと、該
多結晶シリコン上部に形成される金属配線層と、を電気
的に接続するためにコンタクトホールを設け、該コンタ
クトホールの形状が屈曲したスリット形状であること」
（請求項１）、を特徴とし、これにより上記目的を達成
することができる。
めに、本発明に係る半導体装置は、「不純物をドープし
た多結晶シリコンを抵抗素子として使用する集積回路を
有する半導体装置において、上記多結晶シリコンと、該
多結晶シリコン上部に形成される金属配線層と、を電気
的に接続するためにコンタクトホールを設け、該コンタ
クトホールの形状が屈曲したスリット形状であること」
（請求項１）、を特徴とし、これにより上記目的を達成
することができる。
【００１０】また、本発明に係る半導体装置は、 ・スリット形状を略E字型としたこと（請求項２）、 ・スリット形状を略コ字型としたこと（請求項３）、 ・スリット形状を略L字型としたこと（請求項４）、 ・スリット形状を２個の略L字型を対向するように配置
したこと（請求項５）、 ・スリット形状を環状としたこと（請求項６）、 を特徴とする。
したこと（請求項５）、 ・スリット形状を環状としたこと（請求項６）、 を特徴とする。
【００１１】（作用）不純物をドープした多結晶シリコ
ンを抵抗素子として使用する集積回路を有する半導体装
置において、多結晶シリコンと、金属配線層と、を電気
的に接続するためのコンタクトホールの形状を屈曲した
スリット形状としたことにより、多結晶シリコンの幅
と、コンタクトホールを形成するためのコンタクトホー
ル形成領域の長手方向の幅との差が小さく形成可能であ
り、出っ張り部分がなく、隣接する素子や配線との間に
無駄な領域が生じず、集積回路の集積度を上げることが
出来る。
ンを抵抗素子として使用する集積回路を有する半導体装
置において、多結晶シリコンと、金属配線層と、を電気
的に接続するためのコンタクトホールの形状を屈曲した
スリット形状としたことにより、多結晶シリコンの幅
と、コンタクトホールを形成するためのコンタクトホー
ル形成領域の長手方向の幅との差が小さく形成可能であ
り、出っ張り部分がなく、隣接する素子や配線との間に
無駄な領域が生じず、集積回路の集積度を上げることが
出来る。
【００１２】
【発明の実施の形態】図１〜４は本発明に係る半導体装
置の実施の形態を示す平面図である。図１はスリット形
状を略E字型とした抵抗素子の平面図である。図２はス
リット形状を略コ字型とした抵抗素子の平面図である。
図３はスリット形状を２個の略L字型を対向するように
配置したた抵抗素子の平面図である。図４はスリット形
状を環状とした抵抗素子の平面図である。
置の実施の形態を示す平面図である。図１はスリット形
状を略E字型とした抵抗素子の平面図である。図２はス
リット形状を略コ字型とした抵抗素子の平面図である。
図３はスリット形状を２個の略L字型を対向するように
配置したた抵抗素子の平面図である。図４はスリット形
状を環状とした抵抗素子の平面図である。
【００１３】以下、本発明の実施の形態を図面を参照し
て説明する。 （第１の実施の形態）まず、酸化膜上に多結晶シリコン
２をＬＰＣＶＤ法で形成する。次に、所望の層抵抗値が
得られる条件でボロンを全面イオン注入する。次に、多
結晶シリコン２をリソグラフィー法で抵抗素子10の形状
のレジストパターンを形成し、レジストをマスクに多結
晶シリコン２をエッチングしレジストを除去する。残っ
た多結晶シリコン２上に層間絶縁膜を形成する。
て説明する。 （第１の実施の形態）まず、酸化膜上に多結晶シリコン
２をＬＰＣＶＤ法で形成する。次に、所望の層抵抗値が
得られる条件でボロンを全面イオン注入する。次に、多
結晶シリコン２をリソグラフィー法で抵抗素子10の形状
のレジストパターンを形成し、レジストをマスクに多結
晶シリコン２をエッチングしレジストを除去する。残っ
た多結晶シリコン２上に層間絶縁膜を形成する。
【００１４】次に、リソグラフィー法で図１のように、
右側のコンタクトホール形成領域には、略Ｅ字型のコン
タクトホール３のレジストパターンを、左側のコンタク
トホール形成領域には、略Ｅ字型を左右反転させた形の
コンタクトホール３のレジストパターンを、それぞれ形
成し、ドライエッチ法で層間絶縁膜をエッチングして、
コンタクトホール３を開口する。多結晶シリコン２の幅
とコンタクトホール形成領域５の長手方向の幅との差W
１０は、コンタクトホールを直線のスリット形状にした
場合に比較して短くなる。なお、略Ｅ字型のコンタクト
ホール３の向きは、左右反転させた形でなくても良く、
任意の向きで良い。
右側のコンタクトホール形成領域には、略Ｅ字型のコン
タクトホール３のレジストパターンを、左側のコンタク
トホール形成領域には、略Ｅ字型を左右反転させた形の
コンタクトホール３のレジストパターンを、それぞれ形
成し、ドライエッチ法で層間絶縁膜をエッチングして、
コンタクトホール３を開口する。多結晶シリコン２の幅
とコンタクトホール形成領域５の長手方向の幅との差W
１０は、コンタクトホールを直線のスリット形状にした
場合に比較して短くなる。なお、略Ｅ字型のコンタクト
ホール３の向きは、左右反転させた形でなくても良く、
任意の向きで良い。
【００１５】次に、チタン・窒化チタンのバリアメタル
をスパッタ法で形成し、ブランケットタングステンＣＶ
Ｄ法でタングステンをコンタクトホールに埋設する。そ
して、エッチバック法でコンタクトホール部以外のタン
グステン膜を除去する。次に、アルミを成膜し、リソグ
ラフィー法で配線パターンをレジストで形成しレジスト
をマスクにアルミをエッチングし配線パターンを形成
し、抵抗素子１０部分にはアルミの金属配線４が形成さ
れる。
をスパッタ法で形成し、ブランケットタングステンＣＶ
Ｄ法でタングステンをコンタクトホールに埋設する。そ
して、エッチバック法でコンタクトホール部以外のタン
グステン膜を除去する。次に、アルミを成膜し、リソグ
ラフィー法で配線パターンをレジストで形成しレジスト
をマスクにアルミをエッチングし配線パターンを形成
し、抵抗素子１０部分にはアルミの金属配線４が形成さ
れる。
【００１６】（第２の実施の形態）コンタクトホール形
成以前及び、コンタクトホール形成以後は、前記第１の
実施の形態と同様であるので、以下、コンタクト形成工
程のみを述べる。リソグラフィー法で図２のように、左
側のコンタクトホール形成領域には、略コ字型のコンタ
クトホール３のレジストパターンを、右側のコンタクト
ホール形成領域には、略コ字型を左右反転させた形のコ
ンタクトホール３のレジストパターンを、それぞれ形成
し、ドライエッチ法で層間絶縁膜をエッチングして、コ
ンタクトホール３を開口する。多結晶シリコン２の幅と
コンタクトホール形成領域５の長手方向の幅との差W２
０は、コンタクトホールを直線のスリット形状にした場
合に比較して短くなる。なお、略コ字型のコンタクトホ
ール３の向きは、左右反転させた形でなくても良く、任
意の向きで良い。
成以前及び、コンタクトホール形成以後は、前記第１の
実施の形態と同様であるので、以下、コンタクト形成工
程のみを述べる。リソグラフィー法で図２のように、左
側のコンタクトホール形成領域には、略コ字型のコンタ
クトホール３のレジストパターンを、右側のコンタクト
ホール形成領域には、略コ字型を左右反転させた形のコ
ンタクトホール３のレジストパターンを、それぞれ形成
し、ドライエッチ法で層間絶縁膜をエッチングして、コ
ンタクトホール３を開口する。多結晶シリコン２の幅と
コンタクトホール形成領域５の長手方向の幅との差W２
０は、コンタクトホールを直線のスリット形状にした場
合に比較して短くなる。なお、略コ字型のコンタクトホ
ール３の向きは、左右反転させた形でなくても良く、任
意の向きで良い。
【００１７】（第３の実施の形態）コンタクトホール形
成以前及び、コンタクトホール形成以後は、前記第１の
実施の形態と同様であるので、以下、コンタクト形成工
程のみを述べる。リソグラフィー法で図３のように、左
右のコンタクトホール形成領域には、形成領域がなるべ
く小さくするように、２個の略L字型のコンタクトホー
ルを対向させて配置したレジストパターンをそれぞれ形
成し、ドライエッチ法で層間絶縁膜をエッチングして、
コンタクトホール３を開口する。多結晶シリコン２の幅
とコンタクトホール形成領域５の長手方向の幅との差W
３０は、コンタクトホールを直線のスリット形状にした
場合に比較して短くなる。
成以前及び、コンタクトホール形成以後は、前記第１の
実施の形態と同様であるので、以下、コンタクト形成工
程のみを述べる。リソグラフィー法で図３のように、左
右のコンタクトホール形成領域には、形成領域がなるべ
く小さくするように、２個の略L字型のコンタクトホー
ルを対向させて配置したレジストパターンをそれぞれ形
成し、ドライエッチ法で層間絶縁膜をエッチングして、
コンタクトホール３を開口する。多結晶シリコン２の幅
とコンタクトホール形成領域５の長手方向の幅との差W
３０は、コンタクトホールを直線のスリット形状にした
場合に比較して短くなる。
【００１８】（第４の実施の形態）コンタクトホール形
成以前及び、コンタクトホール形成以後は、前記第１の
実施の形態と同様であるので、以下、コンタクト形成工
程のみを述べる。リソグラフィー法で図４のように、左
右のコンタクトホール形成領域には、環状（中抜き矩
形）のコンタクトホールのレジストパターンをそれぞれ
形成し、ドライエッチ法で層間絶縁膜をエッチングし
て、コンタクトホール３を開口する。多結晶シリコン２
の幅とコンタクトホール形成領域５の長手方向の幅との
差W４０は、コンタクトホールを直線のスリット形状に
した場合に比較して短くなる。なお、コンタクトホール
の形状は環状であれば良く、中抜きの多角形・円形・楕
円形等でも良い。
成以前及び、コンタクトホール形成以後は、前記第１の
実施の形態と同様であるので、以下、コンタクト形成工
程のみを述べる。リソグラフィー法で図４のように、左
右のコンタクトホール形成領域には、環状（中抜き矩
形）のコンタクトホールのレジストパターンをそれぞれ
形成し、ドライエッチ法で層間絶縁膜をエッチングし
て、コンタクトホール３を開口する。多結晶シリコン２
の幅とコンタクトホール形成領域５の長手方向の幅との
差W４０は、コンタクトホールを直線のスリット形状に
した場合に比較して短くなる。なお、コンタクトホール
の形状は環状であれば良く、中抜きの多角形・円形・楕
円形等でも良い。
【００１９】
【発明の効果】不純物をドープした多結晶シリコンを抵
抗素子として使用する集積回路を有する半導体装置にお
いて、多結晶シリコンと、金属配線層と、を電気的に接
続するためのコンタクトホールの形状を屈曲したスリッ
ト形状としたことにより、多結晶シリコンの幅と、コン
タクトホールを形成するためのコンタクトホール形成領
域の長手方向の幅との差が小さく形成可能となる。この
ため、抵抗素子の出っ張り部分が少ないので、隣接する
素子や配線との間に無駄な領域が生じず、集積回路の集
積度を上げることが出来る。従って、チップサイズ縮小
によるコスト低減、歩留まり向上等が実現できる。
抗素子として使用する集積回路を有する半導体装置にお
いて、多結晶シリコンと、金属配線層と、を電気的に接
続するためのコンタクトホールの形状を屈曲したスリッ
ト形状としたことにより、多結晶シリコンの幅と、コン
タクトホールを形成するためのコンタクトホール形成領
域の長手方向の幅との差が小さく形成可能となる。この
ため、抵抗素子の出っ張り部分が少ないので、隣接する
素子や配線との間に無駄な領域が生じず、集積回路の集
積度を上げることが出来る。従って、チップサイズ縮小
によるコスト低減、歩留まり向上等が実現できる。
【図１】コンタクトホールのスリット形状を略E字型と
した本発明に係る半導体装置の一実施形態を示す平面図
である。
した本発明に係る半導体装置の一実施形態を示す平面図
である。
【図２】コンタクトホールのスリット形状を略コ字型と
した本発明に係る半導体装置の一実施形態を示す平面図
である。
した本発明に係る半導体装置の一実施形態を示す平面図
である。
【図３】コンタクトホールのスリット形状を２個の略L
字型を対向するように配置した本発明に係る半導体装置
の一実施形態を示す平面図である。
字型を対向するように配置した本発明に係る半導体装置
の一実施形態を示す平面図である。
【図４】コンタクトホールのスリット形状を環状とした
本発明に係る半導体装置の一実施形態を示す平面図であ
る。
本発明に係る半導体装置の一実施形態を示す平面図であ
る。
【図５】小さいコンタクトホールを複数個形成した従来
の半導体装置の平面図である。
の半導体装置の平面図である。
【図６】直線のスリット状のコンタクトホールを形成し
た従来の半導体装置の平面図である。
た従来の半導体装置の平面図である。
１０、２０、３０ 抵抗素子 ４０、５０、６０ 抵抗素子 ２ 多結晶シリコン ３ コンタクトホール ４ 金属配線 ５ コンタクト形成領域
Claims (6)
- 【請求項１】 不純物をドープした多結晶シリコンを抵
抗素子として使用する集積回路を有する半導体装置にお
いて、 上記多結晶シリコンと、 上記多結晶シリコン上部に形成される金属配線層と、を
電気的に接続するためにコンタクトホールを設け、該コ
ンタクトホールの形状が屈曲したスリット形状であるこ
とを特徴とする半導体装置。 - 【請求項２】 前記スリット形状を略E字型としたこと
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記スリット形状を略コ字型としたこと
を特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記スリット形状を略L字型としたこと
を特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記スリット形状を２個の略L字型を対
向するように配置したことを特徴とする請求項１に記載
の半導体装置。 - 【請求項６】 前記スリット形状を環状としたことを特
徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10326276A JP2000150782A (ja) | 1998-11-17 | 1998-11-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10326276A JP2000150782A (ja) | 1998-11-17 | 1998-11-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150782A true JP2000150782A (ja) | 2000-05-30 |
Family
ID=18185965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10326276A Pending JP2000150782A (ja) | 1998-11-17 | 1998-11-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150782A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7986028B2 (en) | 2005-10-14 | 2011-07-26 | Ricoh Company, Ltd. | Semiconductor device having metal thin film resistance element |
| JP2019106484A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子 |
-
1998
- 1998-11-17 JP JP10326276A patent/JP2000150782A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7986028B2 (en) | 2005-10-14 | 2011-07-26 | Ricoh Company, Ltd. | Semiconductor device having metal thin film resistance element |
| JP2019106484A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子 |
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