JP2006222410A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置する。
【解決手段】半導体基板１上に絶縁膜７，９を介して形成された多結晶シリコンパターンからなるゲート電極１１，１３及び抵抗体２３と、ゲート電極１１，１３上及び抵抗体２３上を含んで半導体基板１上に形成された層間絶縁膜２７と、層間絶縁膜２７上に形成された金属配線層３１を備えた半導体装置において、金属配線層３１の下面に形成された第１窒化膜２９と、金属配線層３１の少なくとも一部の側面及び上面を被う第２窒化膜３３と、金属配線層３１のうち最も高い位置にある金属配線層の上面の少なくとも一部を第２窒化膜３３から露出させる高さに平坦面をもち、平坦化のためにエッチバック処理が施されているＳＯＧ膜（３５ａの一部）とを備えている
【選択図】図１

Description

本発明は、半導体装置に関し、特に、抵抗体やゲート電極として用いられる多結晶シリコンパターンを備えた半導体装置及びその製造方法に関するものである。

アナログＩＣ（Integrated Circuit）に要求される特性は近年ますます高まっており、さらなる高精度化もその一つである。アナログＩＣの高精度化に求められる要素はしきい値や抵抗値などの安定性や制御性である。中でも経時変化をも含めたトランジスタ特性や抵抗値の安定化が高精度化には重要な要素となる。

半導体装置の微細化に伴って多層配線構造が用いられている。多層配線構造において配線層に起因する段差を緩和するために用いられる層間膜やＳＯＧ（Spin On Glass）膜に関し、それらの膜自体や成膜時に多くの水素や水分が存在する。これらが工程中の熱処理などによって下層に配置されている多結晶シリコンパターンからなる抵抗体やトランジスタのゲート電極に達すると、抵抗体の抵抗変動やトランジスタのしきい値変動の原因となり、ＩＣ精度向上の大きな阻害要因となる。

水素や水分は、多結晶シリコンパターンで構成された抵抗体やゲート電極に対して大きな影響を与えるが、そのメカニズムは多結晶シリコングレインバウンダリーに水素がトラップされることで障壁が変動し、キャリア濃度が増減するところにある。水素や水分の影響は多結晶シリコンに導入された不純物濃度に依存しているため、目的とする抵抗値によって影響度合いがかなり異なる。
また製造工程中の影響に関しては、例えば水素を遮断する機能をもつ金属配線層の下に配置されている抵抗体とそうでない抵抗体において到達する水素の量が変わるというように、金属配線層の配置に依存して影響を受ける。

具体例として、多結晶シリコンパターンからなるゲート電極を用いた複数のＭＯＳ（Me
tal oxide Semiconductor）トランジスタについてソース、ドレイン、チャネル濃度を同一にし、異なる不純物濃度、異なる導電型の複数種類のゲート電極を形成してそれらのゲート電極の仕事関数差を利用した電圧発生回路が特許文献１に開示されている。
特許文献１は高温でも安定動作するＭＯＳトランジスタを用いた回路に関するものであるが、その回路で使用されるＭＯＳトランジスタでは多結晶シリコンからなるゲート電極の抵抗値の変動がトランジスタのしきい値変動として現れる。さらにその回路には多結晶シリコンパターンからなる抵抗体も搭載されており、抵抗体の不純物濃度はゲート電極とは異なっているため、製造途中の水素の影響がそれぞれ異なり、受ける影響の度合いが異なる。

多結晶シリコンパターンからなるゲート電極中のエネルギーバンドについては非特許文献１に開示されたものがある。非特許文献１ではＭＯＳ構造のゲート電極中の不純物濃度（キャリア濃度）と基板との仕事関数について述べられている。
ゲート電極中の濃度上昇と共に仕事関数は増加するが、不純物濃度が５×１０¹⁹／ｃｍ^-3のときに仕事関数は最大となり、この値より不純物濃度が大きくなるにつれて仕事関数は減少する。多結晶シリコン中の不純物濃度が５×１０¹⁹／ｃｍ^-3よりも小さい、抵抗値が高い状態では、グレインバウンダリーに水素がトラップされやすく、抵抗値の変動が大きい。

多結晶シリコンパターンを抵抗体として使用した場合も同様に抵抗変動となる。
多結晶シリコンパターンにおいて水素の影響を受けやすい状態の不純物濃度を使用する場合、そのプロセス中の影響を受けにくくするため、抵抗体上にプラズマ窒化膜と金属配線層を配置し、重なり面積を同じくしたものがある（例えば、特許文献２を参照。）。
また、抵抗体上の領域を金属配線層で覆うことによってその上に形成されたプラズマ窒化膜からの水素の影響を遮断する方法が開示されている（例えば、特許文献３を参照。）。
しかしいずれの場合も、抵抗体上の領域に金属配線層を自由に配置することができず、抵抗体上の領域は配線領域として自由な利用ができないという問題があった。

また、一つの半導体装置に多結晶シリコンパターンの不純物濃度が互いに異なる複数種類の抵抗体を用いた場合も同様に、水素から受ける影響度の合いが異なるという問題があった。
また、引用文献４には、半導体基板上に絶縁膜を介して形成された多結晶シリコンパターンと、当該多結晶シリコンパターン上を含んで半導体基板上に形成された層間絶縁膜と、当該層間絶縁膜上に形成された金属配線層を備えた半導体装置が記載されており、ＰＭＯＳトランジスタのしきい値電圧制御性を確保するために、当該ＰＭＯＳトランジスタ上にはシリコン窒化膜を形成しない技術も記載されている。

引用文献５には、金属配線層の周囲をシリコン窒化膜で被覆することにより吸湿防止と配線容量の上昇を抑える技術が記載されている。
引用文献６には、層間絶縁膜間にシリコン窒化膜からなる保護膜を形成することによって遊離水素の拡散や水分の進入を阻止する技術が記載されている。
さらに、引用文献４には多結晶シリコン抵抗を電圧検出回路や低電圧発生回路に用い得る点が記載されており、引用文献７にはヒューズ素子の切断によって多結晶シリコン抵抗における所望の抵抗値を調整する技術がそれぞれ記載されている。

特開２００１−２８４４６４号公報 特開平６−１１２４１０号公報 特許第３１９５８２８号公報 特開２００３−１５２１００号公報 特開平９−１７８６０号公報 特開２０００−３４０５６２号公報 特開２００４−１４６５４８号公報 Dependence of the Work-Function Difference Between the Polysilicon Gate and Silicon Substrate on the Doping Level in Polysilicon (IEEE 1985)

上述のように、抵抗体やＭＯＳトランジスタのゲート電極を構成する多結晶シリコンパターンにおいて、上部の金属配線の有無によってプロセス中や径時変化での水素や水分の影響が変化するため、抵抗値やＭＯＳトランジスタのしきい値が変化するという問題があった。このような不具合を避けるために、従来技術では多結晶シリコンパターンの上層に金属配線層を配置しなかったり、多結晶シリコンパターンの上層に配置された金属配線との重なり量を合わせたりするなど、多結晶シリコンパターンの上層を自由な配線領域として使用できず、デザインに制約があった。
本発明は、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる半導体装置及びその製造方法を提供することを目的とする
ものである。

本発明にかかる半導体装置は、半導体基板上に絶縁膜を介して形成された多結晶シリコンパターンと、多結晶シリコンパターン上を含んで半導体基板上に形成された層間絶縁膜と、その配線層間絶縁膜上に形成された金属配線層を備えた半導体装置であって、上記金属配線層の下面に形成された第１窒化膜と、上記金属配線層の少なくとも一部の側面及び上面を被う第２窒化膜と、上記金属配線層のうち最も高い位置にある金属配線層の上面の少なくとも一部を上記第２窒化膜から露出させる高さに平坦面をもち、平坦化のためにエッチバック処理が施されているＳＯＧ膜とを備えているものである。これにより、上層に金属配線層があるかないかにかかわらず、多結晶シリコンパターンの抵抗値を同じにすることができる。

本発明の半導体装置において、上記金属配線層には上記第１窒化膜と上記第２窒化膜とにより下面、側面及び上面の全てが被われているものを含む例を挙げることができる。
さらに、上記第１窒化膜と上記第２窒化膜の膜厚が異なっているようにしてもよい。ただし、上記第１窒化膜と上記第２窒化膜の膜厚は同じでもよい。

また、上記金属配線層下の上記第１窒化膜を除いて上記金属配線層の周囲の上記第１窒化膜及び上記第２窒化膜が除去されている領域を備えているようにしてもよい。
また、上記多結晶シリコンパターンをゲート電極とするＰＭＯＳトランジスタを備え、上記ＰＭＯＳトランジスタ上には上記金属配線層及び上記シリコン窒化膜が形成されていないようにしてもよい。

また、上記多結晶シリコンパターンと上記層間絶縁膜の間に、上記多結晶シリコンパターン側から順に酸化膜、第３窒化膜からなる積層膜をさらに備えているようにしてもよい。
さらに、上記多結晶シリコンパターンをゲート電極とするＰＭＯＳトランジスタを備え、上記ＰＭＯＳトランジスタ上には上記第３窒化膜が形成されていないようにしてもよい。

本発明が適用される半導体装置の一例は、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置であって、上記抵抗素子は、本発明の半導体装置を構成する多結晶シリコンパターンにより構成されている。

本発明が適用される半導体装置の他の例は、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置であって、上記分割抵抗回路として本発明を構成する多結晶シリコンパターンを備えた分割抵抗回路を備えている。

本発明が適用される半導体装置のさらに他の例は、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置であって、上記分割抵抗回路として本発明を構成する多結晶シリコンパターンを備えた分割抵抗回路を備えている。

本発明にかかる半導体装置の製造方法は、半導体基板上に絶縁膜を介して多結晶シリコンパターンを形成する工程と、上記多結晶シリコンパターン上を含んで上記半導体基板上に層間絶縁膜を形成する工程と、上記層間絶縁膜上に第１窒化膜を形成する工程と、上記第１窒化膜上に金属配線層を形成する工程と、上記金属配線層上を含んで上記第１窒化膜上に第２窒化膜を形成する工程と、上記第２窒化膜を形成した後、最も高い位置にある上記金属配線層を埋め込むように、半導体基板上全面に絶縁膜を介してＳＯＧ膜を塗布し、最も高い位置にある上記金属配線層上の第２窒化膜のすくなくとも一部を除去する高さまでＳＯＧ膜をエッチバック処理する平坦化工程とを含む。

本発明の半導体装置の製造方法において、上記第２窒化膜の形成後、上記絶縁膜を介してＳＯＧ膜を塗布する前に、所定の領域の上記第２窒化膜及び上記第１窒化膜を選択的に除去する工程を含むようにしてもよい。

本発明の半導体装置では、多結晶シリコンパターン上の層間絶縁膜上に形成されている金属配線層の少なくとも下面に窒化膜が存在するようにしたので、上層に金属配線層があるかないかにかかわらず、多結晶シリコンパターンの抵抗値を同じにすることができ、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる。
また、金属配線層のうち最も高い位置にある金属配線層の上面の少なくとも一部を露出させる平坦化されたＳＯＧ膜を設けたので、そのＳＯＧ膜上に形成される絶縁膜を含むメタル−メタル間層間絶縁膜の平坦性を向上させることができる。さらに、ＳＯＧ膜から露出した金属配線層上ではＳＯＧ膜が除去されているので、その金属配線層上に形成される絶縁膜にスルーホールを形成しても、スルーホールの側壁にＳＯＧ膜が露出することはなく、ＳＯＧ膜からのアウトガスによるスルーホール不良を防止することができる。

さらに、金属配線層には第１窒化膜と第２窒化膜とにより下面、側面及び上面の全てが被われているものを含むようにすれば、第１窒化膜と第２窒化膜の膜厚を異ならせることができ、多結晶シリコンパターンの不純物濃度にあわせて第１窒化膜と第２窒化膜の膜厚の膜厚比を選択することができる。これにより、多結晶シリコンパターンの不純物濃度に関係なく、金属配線層の有無に影響されない多結晶シリコンパターンを形成することができる。

また、上記金属配線層下の上記第１窒化膜を除いて上記金属配線層の周囲の上記第１窒化膜及び上記第２窒化膜が除去されている領域を備えているようにすれば、このような領域に配置されている多結晶シリコンパターンと、第１窒化膜及び第２窒化膜が存在する領域に配置されている多結晶シリコンパターンについて、両多結晶シリコンパターンの不純物濃度が同じであっても、互いに抵抗値を異ならせることができる。さらに、ＰＭＯＳトランジスタは、例えば金属配線層形成後に行なわれる水素雰囲気中でのメタルアロイ時にゲート酸化膜界面に存在するトラップ準位を安定化させないとしきい値電圧が不安定となり、バラツキが増加するという不具合があるが（例えば特許文献４を参照。）、上記第１窒化膜及び第２窒化膜が除去されている領域にＰＭＯＳトランジスタを配置することにより、上記多結晶シリコンパターンをゲート電極とするＰＭＳＯトランジスタのしきい値電圧制御性を低下させることはない。

また、上記多結晶シリコンパターンをゲート電極とするＰＭＯＳトランジスタを備え、上記ＰＭＯＳトランジスタ上には上記金属配線層及び上記シリコン窒化膜が形成されていないようにすれば、トラップ準位を安定させることができ、ＰＭＳＯトランジスタのしきい値電圧制御性を低下させることはない。

また、上記多結晶シリコンパターンと上記層間絶縁膜の間に、上記多結晶シリコンパターン側から順に酸化膜、第３窒化膜からなる積層膜をさらに備えているようにすれば、第３窒化膜により多結晶シリコンパターンへの水素の拡散を防止することができ、多結晶シリコンパターンの抵抗値の安定性を向上させることができる。

さらに、上記第３窒化膜を備えている場合、上記多結晶シリコンパターンをゲート電極とするＰＭＯＳトランジスタ上には上記第３窒化膜が形成されていないようにすれば、トラップ準位を安定させることができ、ＰＭＳＯトランジスタのしきい値電圧制御性を低下させることはない。

２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、上記抵抗素子は、本発明を構成する多結晶シリコンパターンにより構成されているようにしたので、本発明の半導体装置では多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できるので、設計の自由度が向上する。

入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、上記分割抵抗回路として本発明を構成する多結晶シリコンパターンを備えた分割抵抗回路を備えているようにしたので、設計の自由度が向上する。

入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、上記分割抵抗回路として本発明を構成する多結晶シリコンパターンを備えた分割抵抗回路を備えているようにしたので、設計の自由度が向上する。

本発明の半導体装置の製造方法では、半導体基板上に絶縁膜を介して多結晶シリコンパターンを形成する工程と、上記多結晶シリコンパターン上を含んで上記半導体基板上に層間絶縁膜を形成する工程と、上記層間絶縁膜上に第１窒化膜を形成する工程と、上記第１窒化膜上に金属配線層を形成する工程と、上記金属配線層上を含んで上記第１窒化膜上に第２窒化膜を形成する工程と、第２窒化膜を形成した後、最も高い位置にある金属配線層を埋め込むように、半導体基板上全面に絶縁膜を介してＳＯＧ膜を塗布し、最も高い位置にある金属配線層上の第２窒化膜のすくなくとも一部を除去する高さまでＳＯＧ膜をエッチバック処理する平坦化工程とを含むようにしたので、上層に金属配線層があるかないかにかかわらず多結晶シリコンパターンの抵抗値を同じにすることができ、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できるとともに、ＳＯＧ膜上に形成される絶縁膜を含む第２層間絶縁膜の平坦性を向上させることができる。さらに、第２窒化膜が除去されている金属配線層上では第２層間絶縁膜にスルーホールを確実に形成することができる。
さらに、第１窒化膜と第２窒化膜の膜厚を異ならせることができ、多結晶シリコンパターンの不純物濃度にあわせて第１窒化膜と第２窒化膜の膜厚の膜厚比を選択することができる。これにより、多結晶シリコンパターンの不純物濃度に関係なく、金属配線層の有無に影響されない多結晶シリコンパターンを形成することができる。

本発明の半導体装置の製造方法において、上記第２窒化膜の形成後に、所定の領域の上記第２窒化膜及び上記第１窒化膜を選択的に除去する工程を含むようにすれば、第１窒化膜及び第２窒化膜を除去した領域に配置されている多結晶シリコンパターンと、第１窒化膜及び第２窒化膜が存在する領域に配置されている多結晶シリコンパターンについて、両多結晶シリコンパターンの不純物濃度が同じであっても、互いに抵抗値を異ならせることができる。さらに、第１窒化膜及び第２窒化膜を除去した領域にＰＭＯＳトランジスタを配置することにより、上記多結晶シリコンパターンをゲート電極とするＰＭＳＯトランジスタのしきい値電圧制御性を低下させることはない。

図１は半導体装置の一実施例を示す断面図である。
Ｐ型シリコン基板（半導体基板）１に、Ｐ型不純物が導入されたＰウエル領域（ＰＷ）３、及びＮ型不純物が導入されたＮウエル領域（ＮＷ）５が形成されている。Ｐウエル領域３及びＮウエル領域５はシリコン基板１の表面に形成された厚い酸化膜からなるフィールド酸化膜７とＰウエル領域３中にＰ型不純物が導入されて形成されたＰフィールドドープ領域４により素子分離されている。

Ｐウエル領域３上に、例えば膜厚が約１５ｎｍ（ナノメートル）程度のゲート酸化膜９を介して、Ｎ型不純物が導入された多結晶シリコン膜からなるＮ＋ゲート電極１１が形成されている。Ｎウエル領域５上に、ゲート酸化膜９を介して、Ｐ型不純物が導入された多結晶シリコン膜からなるＰ＋ゲート電極１３が形成されている。Ｎ＋ゲート電極１１及びＰ＋ゲート電極１３の膜厚は例えば約４００ｎｍ程度である。ゲート酸化膜９、Ｎ＋ゲート電極１１及びＰ＋ゲート電極１３の側壁にサイドウォール１５が形成されている。

Ｐウエル領域３に、Ｎ＋ゲート電極１１を挟んで、ＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという）のソース及びドレイン領域を構成するＬＤＤ（Lightly doped drain）構造のＮ型拡散層１７が形成されている。Ｐウエル領域３において、ゲート酸化膜９、Ｎ＋ゲート電極１１、Ｎ型拡散層１７はＮＭＯＳトランジスタを構成する。Ｎ＋ゲート電極１１下のＰウエル領域３にはしきい値制御用のチャネルドープが施されている。

Ｎウエル領域５に、Ｐ＋ゲート電極１３を挟んで、ＰチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという）のソース及びドレイン領域を構成するＬＤＤ構造のＰ型拡散層１９が形成されている。Ｎウエル領域５において、ゲート酸化膜９、Ｐ＋ゲート電極１３、Ｐ型拡散層１９はＰＭＯＳトランジスタを構成する。Ｐ＋ゲート電極１３下のＮウエル領域５にはしきい値制御用のチャネルドープが施されている。

フィールド酸化膜７上に多結晶シリコンパターンからなる抵抗素子２１が形成されている。抵抗素子２１は、抵抗値を決定するために適当な濃度で例えばＮ型不純物が導入された多結晶シリコンからなる抵抗体２３と、抵抗体２３の両端側にそれぞれ形成され、例えばＮ型不純物が高濃度に導入された電気的接続用の低抵抗多結晶シリコン膜２５により構成されている。

ＮＭＯＳトランジスタ上、ＰＭＯＳトランジスタ上、フィールド酸化膜７上及び抵抗素子２１上を含んでシリコン基板１上全面に、例えば膜厚が３００ｎｍ程度のＮＳＧ膜（不純物が含まれていない酸化膜）と膜厚が５００ｎｍ程度のＢＰＳＧ（Boro-Phospho Silicate Glass）膜からなる層間絶縁膜２７が形成されている。層間絶縁膜２７の表面は下地層の凹凸に応じた凹凸をもっている。図１ではＮＳＧ膜及びＢＰＳＧ膜は一体化して示されている。また、層間絶縁膜２７はＮＳＧ膜とＢＰＳＧ膜の積層膜に限定されるものではなく、例えばＮＳＧ膜とＰＳＧ（Phospho Silicate Glass）膜の積層膜など、他の絶縁膜の単層膜や積層膜からなるものであってもよい。

層間絶縁膜２７上に第１窒化膜２９が例えば２０ｎｍの膜厚に形成されている。
Ｎ＋ゲート電極１１上、Ｐ＋ゲート電極１３上、Ｎ型拡散層１７上、Ｐ型拡散層１９上、及び低抵抗多結晶シリコン膜２５上の所定の領域の層間絶縁膜２７及び第１窒化膜２９に、電気的に接続するためのコンタクトホールが形成されている。図１ではコンタクトホールの一部は図示されていない。

第１窒化膜２９上及びコンタクトホール内に第１金属配線層３１が形成されている。第１窒化膜２９の表面が凹凸をもっているので、第１金属配線層３１は形成される場所により高さが異なる。第１金属配線層３１は、例えば下層側から順に、Ｔｉなどからなる膜厚が約４０ｎｍ程度のバリアメタルと、膜厚が８００から１０００ｎｍのＡｌ又はＡｌ合金の積層金属膜により形成されている。ただし、第１金属配線層３１の材料はこれに限定されるものではなく、例えばＡｌ、ＡｌＣｕ、ＡｌＳｉ、Ｃｕなどと、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｗなどの積層構造又は単層膜を用いることもできる。

層間絶縁膜２７上及び第１金属配線層３１上に第２窒化膜３３が例えば６０ｎｍの膜厚に形成されている。この実施例では第１窒化膜２９と第２窒化膜３３の膜厚が異なっているが、同じであってもよい。
第２窒化膜３３上にＴＥＯＳ（tetra ethy1 ortho silicate）膜を形成し、続いてＳＯＧ膜を塗布する。ＳＯＧ膜の表面は平坦である。この積層膜をエッチバックし最も高い位置にある第１配線層３１の一部が露出したところでエッチバックを終了し、平坦化工程を完了する。この平坦化された絶縁膜を３５ａとして表示している。さらにその上に、ＴＥＯＳ膜を形成した膜からなるメタル−メタル間層間絶縁膜３５ｂが形成されている。絶縁膜３５ａと絶縁膜３５ｂを合わせたものを層間絶縁膜３５と呼ぶ。第１金属配線層３１上の層間絶縁膜３５の所定の領域に、第１金属配線層３１と第２金属配線層３７を電気的に接続するためのスルーホールが形成されている。図１ではスルーホールの一部は図示されていない。層間絶縁膜３５はＴＥＯＳ膜とＳＯＧ膜の積層膜に限定されるものではなく、例えば、ＳＯＧ膜上にＴＥＯＳ膜、ＮＳＧ膜やＢＰＳＧ膜などの絶縁膜をさらに備えているものなど、他の構成であってもよい。

層間絶縁膜３５上及びスルーホール内に、例えば膜厚が１５００ｎｍ程度であってＡｌＳｉＣｕからなる第２金属配線層３７が形成されている。
層間絶縁膜３５上及び第２金属配線層３７上に、パッシベーション保護膜として、例えばプラズマ窒化膜３９が約１０００ｎｍ程度の膜厚で形成されている。パッシベーション保護膜は酸化膜と窒化膜の積層構造であってもよい。

図２は製造方法の一実施例を説明するための工程断面図である。図２を参照してこの実施例の製造方法を説明する。
（１）シリコン基板１に対して、ＮＭＯＳトランジスタ形成領域にＰウエル領域３を形成し、ＰＭＯＳトランジスタ形成領域にＮウエル領域５を形成した後、シリコン基板１の表面に、周知技術のＬＯＣＯＳ（local oxidation of silicon）法によりフィールド酸化膜７を形成し、イオン注入法によりＰウエル領域３中の所定の領域にＰフィールドドープ領域４を形成する。

Ｐウエル領域３及びＮウエル領域５の表面にゲート酸化膜９を約１５ｎｍ程度の膜厚で形成した後、ゲート電極及び抵抗素子となるノンドープ多結晶シリコン膜を例えば減圧ＣＶＤ法によりシリコン基板１上全面に約４００ｎｍ程度の膜厚に堆積し、ノンドープ多結晶シリコン膜をパターニングしてゲート電極パターン及び抵抗素子パターンを形成する。写真製版技術及びイオン注入法により、Ｎ型拡散層１７及びＰ型拡散層１９の低濃度拡散層ならびに抵抗体２３を形成する。酸化膜の堆積及びエッチバック処理によりサイドウォール１５を形成する。写真製版技術及びイオン注入法により、Ｎ＋ゲート電極１１、Ｐ＋ゲート電極１３、Ｎ型拡散層１７及びＰ型拡散層１９の高濃度拡散層ならびに低抵抗多結晶シリコン膜２５を形成する（図２（Ａ）参照。）。

抵抗素子を構成する抵抗体２３の形成領域に抵抗値制御用の不純物をイオン注入法により導入する。例えばＮ型不純物であるリンにより１０ｋΩ／□に調整する場合、約３.０×１０¹⁴〜６.０×１０¹⁴／ｃｍ²程度、２ｋΩ／□に調整する場合、約１.０×１０¹⁵〜１.５×１０¹⁵／ｃｍ²程度のイオン注入が必要である。
抵抗体２３はＰ型不純物を導入した多結晶シリコン膜でも実現でき、その場合はＰ型不純物として例えばボロンを導入すればよい。抵抗体２３の不純物濃度の制御は、Ｎ型拡散層１７又はＰ型拡散層１９の低濃度拡散層を形成するためのイオン注入と同時に行なってもよいし、専用のイオン注入により行なってもよい。また、多結晶シリコン膜をパターニングする前にイオン注入を行なって抵抗体２３の不純物濃度の制御を行なってもよい。

（２）例えば常圧ＣＶＤ法により、シリコン基板１上全面にＮＳＧ膜を３００ｎｍ程度の膜厚に堆積し、さらにその上にＢＰＳＧ膜を約５００ｎｍ程度の膜厚に堆積して層間絶縁膜２７を形成する。その後、８００〜９００℃の温度条件で加熱処理を施す（図２（Ｂ）参照。）。

（３）層間絶縁膜２７上に第１窒化膜２９を例えば２０ｎｍの膜厚に形成する。第１窒化膜２９の形成方法として、例えばＳｉＨ₄及びＮＨ₃を原料ガスとした約３６０℃程度の温度条件でのプラズマＣＶＤ法を挙げることができる。
写真製版技術及びエッチング技術により、第１窒化膜２９及び層間絶縁膜２７の所定の領域にコンタクトホールを形成する。このとき、ＥＣＲ（Electron Cyclotron Resonance）エッチングで例えばＣＦ₄とＣＨＦ₃のガスを用いることにより、特別な処理をしなくても第１窒化膜２９及び層間絶縁膜２７を一度に除去してコンタクトホールを形成できる。
第１窒化膜２９上及びコンタクトホール内に、下層側から順に、膜厚が４０ｎｍ程度のチタンなどのバリアメタル、膜厚８００から１０００ｎｍ程度のＣｕなどを含むアルミニウム合金をスパッタ法により堆積し、積層金属膜３１ａを形成する（図２（Ｃ）参照。）。

（４）写真製版技術及びエッチング技術により、積層金属膜３１ａをパターニングして第１金属配線層３１を形成する（図２（Ｄ）参照。）。エッチングは、例えばＥＣＲエッチングで例えばＢＣｌ₃とＣｌ₂のガスを用いて行なった。このとき、エッチング条件と第一窒化膜厚次第では、第１金属配線層３１下の第１窒化膜２９のみを残すこともできるし、この実施例のように層間絶縁膜２７上全面に第１窒化膜２９を残すこともできる。

（５）第１窒化膜２９上及び第１金属配線層３１上に第２窒化膜３３を例えば６０ｎｍの膜厚に形成する。第２窒化膜２９の形成方法として、例えばＳｉＨ₄及びＮＨ₃を原料ガスとした約３６０℃程度の温度条件でのプラズマＣＶＤ法を挙げることができる（図２（Ｅ）参照。）。この実施例によれば、第１金属配線層３１下の窒化膜厚と、第１窒化膜２９と第２窒化膜３３が積層されている領域の窒化膜厚を異ならせることができる。

（６）第２窒化膜３３上に、例えばプラズマＣＶＤ法によりＴＥＯＳ膜を５０００Å堆積し、続いてＳＯＧ膜を４０００Å塗布する。ＳＯＧ膜を例えば３００℃で３０分ベーク処理した後、ＣＨＦ₃，ＣＦ₄及びＡｒの混合ガスをエッチングガスとして用いて最も高い位置にある第１金属配線層３１の一部が露出するまでエッチバック処理を行ない平坦化して絶縁膜３５ａを形成する（図２（Ｆ）参照。）
平坦化後、さらにＴＥＯＳ膜からなる絶縁膜３５ｂを６０００Å堆積させ積層された層間絶縁膜３５を形成する。第１金属配線層３１上の層間絶縁膜３５の所定の領域にスルーホールを形成する。その後、スパッタ法によりＡｌＳｉＣｕ膜を１５００ｎｍ程度の膜厚に堆積し、写真製版技術及びエッチング技術によりＡｌＳｉＣｕ膜をパターニングして第２金属配線層３７を形成する。
最後に、パッシベーション保護膜として、例えばプラズマＣＶＤ法により、１０００ｎｍ程度のプラズマ窒化膜３９を形成する（図１参照。）。ここではパッシベーション保護膜としてプラズマ窒化膜３９を形成しているが、パッシベーション膜は酸化膜と窒化膜の積層膜であってもよい。

図３は、多結晶シリコンパターン上に金属配線層がある場合と無い場合において、第１窒化膜の膜厚を２０ｎｍとし、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。横軸は第２窒化膜厚（ｎｍ）を示し、縦軸は多結晶シリコンパターンの抵抗値（Ω／□）を示す。

従来技術（第１窒化膜及び第２窒化膜厚無し（０ｎｍ））では、金属配線層の有無により多結晶シリコンパターンの抵抗値は７０００Ω／□（金属配線層無し）と１６０００Ω／□（金属配線層有り）と大きな差がある。これに対し、第１窒化膜が２０ｎｍで第二窒化膜層が２０ｎｍ以上で抵抗値はほぼ同じ値となる。
この結果から、多結晶シリコン−金属配線層間絶縁膜上に形成されている金属配線層がシリコン窒化膜で覆われているようにすれば、上層に金属配線層があるかないかにかかわらず、多結晶シリコンパターンの抵抗値を同じにすることができることがわかる。これにより、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる。

図４は、多結晶シリコンパターン上に金属配線層がある場合と無い場合において、第１窒化膜の膜厚を５ｎｍとし、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。横軸は第２窒化膜厚（ｎｍ）を示し、縦軸は多結晶シリコンパターンの抵抗値（Ω／□）を示す。
図４から、第二窒化膜層が１００ｎｍ以上のときに、上部の金属配線層に影響されず抵抗値はほぼ同じ値となることがわかる。

図５は、図３と同じ条件で、図３に比べて多結晶シリコンパターンの抵抗値を小さくしたものについて、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。横軸は第２窒化膜厚（ｎｍ）を示し、縦軸は多結晶シリコンパターンの抵抗値（Ω／□）を示す。
図５から、第二窒化膜層が６０ｎｍ以上のときに、上部の金属配線層に影響されず抵抗値はほぼ同じ値となることがわかる。

図６は、図４と同じ条件で、図４に比べて多結晶シリコンパターンの抵抗値を小さくしたものについて、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。横軸は第２窒化膜厚（ｎｍ）を示し、縦軸は多結晶シリコンパターンの抵抗値（Ω／□）を示す。
図６から、第二窒化膜層が８０ｎｍ以上のときに、上部の金属配線層に影響されず抵抗値はほぼ同じ値となることがわかる。

このように、第１窒化膜厚と第２窒化膜厚を変化させることで、上層に金属配線層があるかないかにかかわらず、多結晶シリコンパターンの抵抗値を同じにすることができることがわかる。これにより、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる。

図７は半導体装置の他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
この実施例では、フィールド酸化膜７上に図１の抵抗素子２１と同じ構造をもつ３つの抵抗素子２１ａ，２１ｂ，２１ｃが形成されている。
抵抗素子２１ａ上及び抵抗素子２１ｃ上に層間絶縁膜２７及び第１窒化膜２９を介して第１金属配線層３１が形成されている。

第１金属配線層３１の形成領域を含んで層間絶縁膜２７上に形成された第１窒化膜２９上に第２窒化膜３３が形成されている。抵抗素子２１ｃ上の第１金属配線層３１の近傍領域において、第１金属配線層３１下の第１窒化膜２９を除いて第１金属配線層３１の周囲の第１窒化膜２９及び第２窒化膜３３が除去されている。さらに、ＰＭＯＳトランジスタ上の領域において第１窒化膜２９及び第２窒化膜３３が除去されている。

この実施例では、ＰＭＯＳトランジスタ上の領域において第１窒化膜２９及び第２窒化膜３３が除去されているようにしたので、ＰＭＯＳトランジスタのゲート酸化膜９界面に存在するトラップ準位を安定させることができ、ＰＭＳＯトランジスタのしきい値電圧制御性を低下させることはない。

図８は、図７の抵抗素子２１ａ，２１ｂ，２１ｃの抵抗体２３の抵抗値を表す図である。横軸は抵抗素子２１ａ，２１ｂ，２１ｃを示し、縦軸は抵抗体２３の抵抗値（Ω／□）を示す。
抵抗素子２１ｃ上の第１金属配線層３１の近傍領域において第１金属配線層３１下の第１窒化膜２９を除いて第１金属配線層３１の周囲の第１窒化膜２９及び第２窒化膜３３が除去されているので、抵抗素子２１ｃの抵抗体２３について、不純物濃度が同じであっても抵抗素子２１ａ及び２１ｂとは不純物濃度が同じであっても抵抗値を異ならせることができる。

図９は、図７の抵抗素子２１ａ及び２１ｂと抵抗素子２１ｃについて、第１窒化膜２９の膜厚を変化させたときの抵抗体２３の抵抗値を表す図である。横軸は第１窒化膜厚（ｎｍ）を示し、縦軸は抵抗体２３の抵抗値（Ω／□）を示す。
第１窒化膜２９の膜厚を変化させることにより、抵抗素子２１ａ及び２１ｂの抵抗値に変化を与えることなく抵抗素子２１ｃの抵抗値を変化させることができる。

図７に示した実施例は、図１及び図２を参照にして説明した製造方法の実施例において、上記工程（５）で第２窒化膜３３を形成した後、上記工程（６）でメタル−メタル間層間絶縁膜を形成する前に、写真製版技術及びエッチング技術により第２窒化膜３３及び第１窒化膜２９を選択的に除去することにより形成することができる。

図１０は半導体装置のさらに他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
図１０では、Ｎ型拡散層１７上の層間絶縁膜２７及び第１窒化膜２９に形成されたコンタクトホール２８を図示している。コンタクトホール２８内及びコンタクトホール２８近傍の第１窒化膜２９上に金属配線層３１と同時に形成された金属配線層３１ａが形成されている。Ｎ型拡散層１７の形成領域にはフィールド酸化膜７が形成されていないので、Ｎ型拡散層１７上の層間絶縁膜２７の上面はフィールド酸化膜７上の層間絶縁膜２７の上面に比べて低い位置に形成されている。さらに、コンタクトホール２８近傍の金属配線層３１ａの上面はフィールド酸化膜７上の領域に形成されている金属配線層３１の上面に比べて低い位置に形成されている。

この実施例では、層間絶縁膜３５が下層側から順にＴＥＯＳ膜、ＳＯＧ膜、ＴＥＯＳ膜からなる積層膜によって構成されている。下層側のＴＥＯＳ膜とＳＯＧ膜を一体化して符号３５ａで示し、上層側のＴＥＯＳ膜を符号３５ｂで示している。
さらに、第１金属配線層３１の上面と側面の一部の第２窒化膜３３が除去されている。第１金属配線層３１の上面と側面の一部の第２窒化膜３３は、ＴＥＯＳ膜を形成し、さらにその上にＳＯＧ膜を塗布した後、ＳＯＧ膜に対してエッチバック処理を施してＳＯＧ膜を平坦化して絶縁膜３５ａを形成するのと同時に除去することができる。

ここでは、金属配線層３１ａの上面の第２窒化膜３３を覆って絶縁膜３５ａが形成されているが、絶縁膜３５ａの上面、すなわちＳＯＧ膜の上面と金属配線層３１ａの上面の高さは同じに形成されて金属配線層３１ａの上面の第２窒化膜３３が除去されていてもよいし、絶縁膜３５ａの上面の高さが金属配線層３１ａの上面よりも低く形成されて第１金属配線層３１ａの上面と側面の一部の第２窒化膜３３が除去されていてもよい。

この実施例では、第１金属配線層３１上の絶縁膜３５ａ及び第２窒化膜３３が除去されているので、層間絶縁膜３５に第１金属配線層３１と第２金属配線層３７を電気的に接続するためのスルーホールを確実に形成することができ、第１金属配線層３１と第２金属配線層３７の接触不良を防止することができる。さらに、金属配線層３１上の絶縁膜３５ａが完全に除去されているので、層間絶縁膜３５の一部を構成する、金属配線層３１上に形成されているＴＥＯＳ膜からなる絶縁膜３５ｂにスルーホールを形成しても、スルーホールの側壁に絶縁膜３５ａ、すなわちＳＯＧ膜が露出することははく、ＳＯＧ膜からのアウトガスによるスルーホール不良を防止することができる。さらに、層間絶縁膜３５の平坦性を向上させることができる。
また、第１金属配線層３１下には第１窒化膜２９が形成されているので、抵抗体２３の安定化及びＭＯＳトランジスタのしきい値変動を防止することができる。さらに、第１窒化膜２９と第２窒化膜３３の膜厚をそれぞれ制御することができるので、第１窒化膜２９及び第２窒化膜３３について多結晶シリコンパターンの抵抗値に合わせた最適な膜厚を得ることができる。

また、この実施例において、図７を参照して説明した実施例と同様に、所定の領域の第１窒化膜２９及び第２窒化膜３３が選択的に除去されているようにしてもよい。これにより、図７を参照して説明した実施例と同様の効果が得られる。

図１１は半導体装置のさらに他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
この実施例では、抵抗素子２１上、ＰＭＯＳトランジスタ上及びＮＭＯＳトランジスタ上に例えば膜厚が５〜８０ｎｍ程度の熱酸化膜４１が形成されている。抵抗素子２１上及びＮＭＯＳトランジスタ上の熱酸化膜４１上に例えば膜厚が５〜３０ｎｍの第３窒化膜４３が形成されている。第３窒化膜４３はＰＭＯＳトランジスタの形成領域には形成されてない。ただし、ＰＭＯＳトランジスタ上にも第３窒化膜４３が形成されていてもよい。

この実施例では、第３窒化膜４３によりＮ＋ゲート電極１１、Ｐ＋ゲート電極１３及び抵抗体２３への水素の拡散を防止することができ、多結晶シリコンパターンの抵抗値の安定性を向上させることができる。
さらに、ＰＭＯＳトランジスタ上には第３窒化膜４３が形成されていないので、ＰＭＯＳトランジスタのトラップ準位を安定させることができ、ＰＭＳＯトランジスタのしきい値電圧制御性を低下させることはない。

また、この実施例において、図７を参照して説明した実施例と同様に、所定の領域の第１窒化膜２９及び第２窒化膜３３が選択的に除去されているようにしてもよい。これにより、図７を参照して説明した実施例と同様の効果が得られる。

図１２は半導体装置のさらに他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐウエル領域３に４つのＭＯＳトランジスタ領域が設けられており、各トランジスタ領域には、Ｎ型拡散層１７の対がそれぞれ形成されており、ゲート酸化膜９を介して、リン拡散されたＮ−ゲート電極４５、リン拡散されたＮ−ゲート電極４７、ボロン拡散されたＰ＋ゲート電極４９、ボロン拡散されたＰ−ゲート電極５１が形成されている。各ゲート電極の不純物濃度は、例えば、Ｎ−ゲート電極４５が７×１０¹⁸／ｃｍ³〜５×１０¹⁹／ｃｍ³、Ｎ−ゲート電極４７が７×１０¹⁸／ｃｍ³〜５×１０¹⁹／ｃｍ³、Ｐ＋ゲート電極４９が２×１０¹⁹／ｃｍ³〜１×１０²⁰／ｃｍ³、Ｐ−ゲート電極５１が１×１０¹⁸／ｃｍ³〜２×１０¹⁹／ｃｍ³である。
Ｎウエル領域５に、Ｐ型拡散層１９の対がそれぞれ形成されており、ゲート酸化膜９を介して、リン拡散されたＮ＋ゲート電極５３が形成されている。Ｎ＋ゲート電極５３の不純物濃度は、例えば１×１０²⁰／ｃｍ³以上である。

これらのトランジスタのチャネル部分を同一濃度にすることにより、ゲート電極の不純物濃度による仕事関数差を利用して温度特性としきい値電圧バラツキの少ない回路を形成することができる。

図１３に、リンを拡散したゲート電極をもつＮＭＯＳトランジスタにおけるゲート電極の抵抗値としきい値電圧の関係を示す。横軸はゲート電極の抵抗値（ＫΩ／□）、縦軸はしきい値電圧Ｖｔｈ（Ｖ）を示す。
図１３から、ＮＭＯＳトランジスタにおいてゲート電極の抵抗値の変化がしきい値電圧に大きな影響を与えることがわかる。
この実施例では、図１を参照して説明した実施例と同様に、第１窒化膜２９及び第２窒化膜が形成されているので、多結晶シリコンパターンの抵抗値を同じにすることができ、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に第１金属配線層を配置できる。

また、この実施例において、図７を参照して説明した実施例と同様に、所定の領域の第１窒化膜２９及び第２窒化膜３３が選択的に除去されているようにしてもよい。これにより、図７を参照して説明した実施例と同様の効果が得られる。

本発明の半導体装置を構成する抵抗素子は、例えばアナログ回路を備えた半導体装置に適用することができる。以下に、本発明にかかる金属薄膜抵抗体を備えたアナログ回路を備えた半導体装置の実施例について説明する。

図１４はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源７５からの電源を負荷７７に安定して供給すべく、定電圧発生回路７９が設けられている。定電圧発生回路７９は、直流電源７５が接続される入力端子（Ｖｂａｔ）８１、基準電圧発生回路（Ｖｒｅｆ）８３、演算増幅器（比較回路）８５、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略記する）８７、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）８９を備えている。

定電圧発生回路７９の演算増幅器８５では、出力端子がＰＭＯＳトランジスタ８７のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路８３から基準電圧Ｖｒｅｆが印加され、非反転入力端子（＋）に出力電圧Ｖｏｕｔを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。

図１５は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路９１において、符号８５は演算増幅器で、その反転入力端子（−）に基準電圧発生回路８３が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）９３から入力される測定すべき端子の電圧が分割抵抗素子Ｒ１とＲ２によって分割されて演算増幅器８５の非反転入力端子（＋）に入力される。演算増幅器８５の出力は出力端子（Ｖｏｕｔ）９５を介して外部に出力される。

電圧検出回路９１では、測定すべき端子の電圧が高く、分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器８５の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器８５の出力がＬレベルになる。

一般に、図１４に示した定電圧発生回路や図１５に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖｒｅｆが変動するので、その変動に対応すべく、分割抵抗素子としてヒューズ素子の切断により抵抗値を調整可能な抵抗素子回路（分割抵抗回路と称す）を用いて分割抵抗素子の抵抗値を調整している。

図１６は、本発明の金属薄膜抵抗体が適用される分割抵抗回路の一例を示す回路図である。
図１７及び図１８は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図１７はヒューズ素子部分のレイアウト例を示し、図１８は抵抗素子部分のレイアウト例を示す。

図１６に示すように、抵抗素子Ｒｂｏｔｔｏｍ、ｍ＋１個（ｍは正の整数）の抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗素子Ｒｔｏｐが直列に接続されている。抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗素子に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。

図１７に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えば抵抗値が２０Ω〜４０Ωの多結晶シリコンパターンにより形成されている。
抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗素子Ｒｂｏｔｔｏｍ側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子ＲＴｎの抵抗値は、抵抗素子ＲＴ０の抵抗値を単位値とし、その単位値の２ｎ倍である。

例えば、図１８に示すように、抵抗素子２１を用い、抵抗素子ＲＴ０を１本の抵抗素子２１を単位抵抗とし、抵抗素子ＲＴｎを２ｎ本の抵抗素子２１により構成する。抵抗素子２１は、例えば上記実施例で説明したものが用いられる。
図１７及び図１８において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれ金属配線パターン９６により電気的に接続されている。

このように、抵抗素子の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗素子及びヒューズ素子からなる単位抵抗素子が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。

本発明の半導体装置では、本発明の半導体装置では多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できるので、設計の自由度が向上する。

図１６に示した分割抵抗回路を図１４に示した定電圧発生回路７９の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒｂｏｔｔｏｍ端を接地し、抵抗素子Ｒｔｏｐ端をＰＭＯＳトランジスタ８７のドレインに接続する。さらに、抵抗素子Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器８５の非反転入力端子に接続する。
本発明を適用した分割抵抗回路によれば分割抵抗回路の設計の自由度を向上させることができるので、定電圧発生回路７９の設計の自由度を向上させることができる。

また、図１６に示した分割抵抗回路を図１５に示した電圧検出回路９１の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒｂｏｔｔｏｍ端を接地し、抵抗素子Ｒｔｏｐ端を入力端子７７に接続する。さらに、抵抗素子Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器８５の非反転入力端子に接続する。
本発明を適用した分割抵抗回路によれば分割抵抗回路の設計の自由度を向上させることができるので、電圧検出回路９１の設計の自由度を向上させることができる。

図１４から図１７を参照して、半導体装置を構成する多結晶シリコンパターンを適用した分割抵抗回路が適用される半導体装置の例を説明したが、このような分割抵抗回路が適用される半導体装置は定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、分割抵抗回路を備えた半導体装置であれば適用することができる。
また、本発明の半導体装置を構成する多結晶シリコンパターンが適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

半導体装置の一実施例を示す断面図である。 製造方法の一実施例を説明するための工程断面図である。 多結晶シリコンパターン上に金属配線層がある場合と無い場合において、第１窒化膜の膜厚を２０ｎｍとし、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。 多結晶シリコンパターン上に金属配線層がある場合と無い場合において、第１窒化膜の膜厚を５ｎｍとし、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。 図３と同じ条件で、図３に比べて多結晶シリコンパターンの抵抗値を小さくしたものについて、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。 図４と同じ条件で、図４に比べて多結晶シリコンパターンの抵抗値を小さくしたものについて、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。 半導体装置の他の実施例を示す断面図である。 図７の抵抗素子２１ａ，２１ｂ，２１ｃの抵抗体２３の抵抗値を表す図である。 図７の抵抗素子２１ａ及び２１ｂと抵抗素子２１ｃについて、第１窒化膜２９の膜厚を変化させたときの抵抗体２３の抵抗値を表す図である。 半導体装置のさらに他の実施例を示す断面図である。 半導体装置のさらに他の実施例を示す断面図である。 半導体装置のさらに他の実施例を示す断面図である。 リンを拡散したゲート電極をもつＮＭＯＳトランジスタにおけるゲート電極の抵抗値としきい値電圧の関係を示す図である。 アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。 アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。 アナログ回路である分割抵抗回路を備えた半導体装置の一実施例を示す回路図である。 同分割抵抗回路のヒューズ素子部分のレイアウト例を示すレイアウト図である。 同割抵抗回路の金属薄膜抵抗体部分のレイアウト例を示すレイアウト図である。

符号の説明

１ シリコン基板
３ Ｐウエル領域（ＰＷ）
４ Ｐフィールドドープ領域
５ Ｎウエル領域（ＮＷ）
７ フィールド酸化膜
９ ゲート酸化膜
１１ Ｎ＋ゲート電極
１３ Ｐ＋ゲート電極
１５ サイドウォール
１７ Ｎ型拡散層
１９ Ｐ型拡散層
２１，２１ａ，２１ｂ，２１ｃ 抵抗素子
２３ 抵抗体
２５ 低抵抗多結晶シリコン膜
２７ 層間絶縁膜
２８ コンタクトホール
２９ 第１窒化膜
３１，３１ａ 第１金属配線層
３３ 第２窒化膜
３５ メタルーメタル間層間絶縁膜
３５ａ，３５ｂ 絶縁膜
３７ 第２金属配線層
３９ プラズマ窒化膜
４１ 熱酸化膜
４３ 第３窒化膜
７５ 直流電源
７７ 負荷
７９ 定電圧発生回路
８１ 入力端子
８３ 基準電圧発生回路
８５ 演算増幅器
８７ ＰチャネルＭＯＳトランジスタ
８９ 出力端子
９１ 電圧検出回路
９３ 入力端子
９５ 出力端子
９６ 金属配線パターン
Ｒ１，Ｒ２ 分割抵抗素子
Ｒｂｏｔｔｏｍ，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒｔｏｐ 抵抗素子
ＲＬ０，ＲＬ１，…，ＲＬｍ ヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ 端子

Claims (12)

1. 半導体基板上に絶縁膜を介して形成された多結晶シリコンパターンと、多結晶シリコンパターン上を含んで半導体基板上に形成された層間絶縁膜と、その層間絶縁膜上に形成された金属配線層を備えた半導体装置において、
   前記金属配線層の下面に形成された第１窒化膜と、
   前記金属配線層の少なくとも一部の側面及び上面を被う第２窒化膜と、
   前記金属配線層のうち最も高い位置にある金属配線層の上面の少なくとも一部を前記第２窒化膜から露出させる高さに平坦面をもち、平坦化のためにエッチバック処理が施されているＳＯＧ膜と、
   を備えていることを特徴とする半導体装置。
2. 前記金属配線層には前記第１窒化膜と前記第２窒化膜とにより下面、側面及び上面の全てが被われているものを含む請求項１に記載の半導体装置。
3. 前記第１窒化膜と前記第２窒化膜の膜厚が異なっている請求項１又は２に記載の半導体装置。
4. 前記金属配線層下の前記第１窒化膜を除いて前記金属配線層の周囲の前記第１窒化膜及び前記第２窒化膜が除去されている領域を備えている請求項１から３のいずれかに記載の半導体装置。
5. 前記多結晶シリコンパターンをゲート電極とするＰＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタ上には前記金属配線層及び前記シリコン窒化膜が形成されていない請求項１から４のいずれかに記載の半導体装置。
6. 前記多結晶シリコンパターンと前記層間絶縁膜の間に、前記多結晶シリコンパターン側から順に酸化膜、第３窒化膜からなる積層膜をさらに備えている請求項１から５のいずれかに記載の半導体装置。
7. 前記多結晶シリコンパターンをゲート電極とするＰＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタ上には前記第３窒化膜が形成されていない請求項６に記載の半導体装置。
8. ２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
   前記抵抗素子は、請求項１から７のいずれかに記載の多結晶シリコンパターンにより構成されていることを特徴とする半導体装置。
9. 入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
   前記分割抵抗回路として請求項８に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
10. 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
    前記分割抵抗回路として請求項８に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
11. 半導体基板上に絶縁膜を介して多結晶シリコンパターンを形成する工程と、
    前記多結晶シリコンパターン上を含んで前記半導体基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜上に第１窒化膜を形成する工程と、
    前記第１窒化膜上に金属配線層を形成する工程と、
    前記金属配線層上を含んで前記第１窒化膜上に第２窒化膜を形成する工程と、
    前記第２窒化膜を形成した後、最も高い位置にある前記金属配線層を埋め込むように、半導体基板上全面に絶縁膜を介してＳＯＧ膜を塗布し、最も高い位置にある前記金属配線層上の第２窒化膜のすくなくとも一部を除去する高さまでＳＯＧ膜をエッチバック処理する平坦化工程と、を含む半導体装置の製造方法。
12. 前記第２窒化膜の形成後、前記絶縁膜を介してＳＯＧ膜を塗布する前に、所定の領域の前記第２窒化膜及び前記第１窒化膜を選択的に除去する工程を含む請求項１１に記載の製造方法。

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