JPH10144866A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10144866A JPH10144866A JP8293975A JP29397596A JPH10144866A JP H10144866 A JPH10144866 A JP H10144866A JP 8293975 A JP8293975 A JP 8293975A JP 29397596 A JP29397596 A JP 29397596A JP H10144866 A JPH10144866 A JP H10144866A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/20—Resistors
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Abstract
(57)【要約】
【課題】 マイコンクラスの設計ルール（例えば１μｍ
ルール）のプロセスにおいても薄膜抵抗体を精度良く形
成することができるようにする。 【解決手段】 ＳＯＩ構造のシリコン基板２１上にトラ
ンジスタ形成工程を経てＦＥＴ２３などを形成した（接
合深さ寸法は０．１５μｍ程度）後、ＢＰＳＧ膜２９に
コンタクトホール２９ａを形成して１ｓｔＡｌ膜３１を
形成し、層間絶縁膜としての第１ＴＥＯＳ３４，ＳＯＧ
３５，第２ａＴＥＯＳ膜３６を形成する。この後、Ｃｒ
Ｓｉ膜を薄膜抵抗体３７として成膜しパターニングす
る。このとき、他の部分は第２ａＴＥＯＳ膜３６に覆わ
れているのでダメージを与えることはなく、接合リーク
などの発生を防止できる。薄膜抵抗体用のＡｌＳｉ膜３
９等を形成して第２ｂＴＥＯＳ膜４０を形成し、２ｎｄ
Ａｌ膜４１を形成する。このとき、ＥＣＲエッチングを
行っても薄膜抵抗体３７にダメージを与えることがな
い。
ルール）のプロセスにおいても薄膜抵抗体を精度良く形
成することができるようにする。 【解決手段】 ＳＯＩ構造のシリコン基板２１上にトラ
ンジスタ形成工程を経てＦＥＴ２３などを形成した（接
合深さ寸法は０．１５μｍ程度）後、ＢＰＳＧ膜２９に
コンタクトホール２９ａを形成して１ｓｔＡｌ膜３１を
形成し、層間絶縁膜としての第１ＴＥＯＳ３４，ＳＯＧ
３５，第２ａＴＥＯＳ膜３６を形成する。この後、Ｃｒ
Ｓｉ膜を薄膜抵抗体３７として成膜しパターニングす
る。このとき、他の部分は第２ａＴＥＯＳ膜３６に覆わ
れているのでダメージを与えることはなく、接合リーク
などの発生を防止できる。薄膜抵抗体用のＡｌＳｉ膜３
９等を形成して第２ｂＴＥＯＳ膜４０を形成し、２ｎｄ
Ａｌ膜４１を形成する。このとき、ＥＣＲエッチングを
行っても薄膜抵抗体３７にダメージを与えることがな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜抵抗体を有す
る多層配線構造の半導体装置およびその製造方法に関す
る。
る多層配線構造の半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置として特に集積回路において
は、その構成要素として絶縁膜上に薄膜抵抗体を形成し
て用いるものがあり、例えば、特開平２−５８２５９号
公報，特開平５−１７５４２８号公報あるいはＵＳＰ５
３８２９１６号に示されるようなものがあり、薄膜抵抗
体の材料としては、ＣｒＳｉ系あるいはＮｉＣｒ系など
の材料を用いたものがある。
は、その構成要素として絶縁膜上に薄膜抵抗体を形成し
て用いるものがあり、例えば、特開平２−５８２５９号
公報，特開平５−１７５４２８号公報あるいはＵＳＰ５
３８２９１６号に示されるようなものがあり、薄膜抵抗
体の材料としては、ＣｒＳｉ系あるいはＮｉＣｒ系など
の材料を用いたものがある。
【０００３】この場合、ＣｒＳｉ系（ＣｒＳｉあるいは
ＣｒＳｉＮなど）の薄膜抵抗体は、その組成比や熱処理
の制御によって、抵抗値の変化率が通常の半導体デバイ
スの使用温度範囲においてほぼ一定した正、負または零
の値に設定することができる。また、このような薄膜抵
抗体は、半導体装置の製造過程において比較的簡単に形
成することができるという利点があることから注目され
ているもので、電気的には高抵抗から低抵抗までの幅広
い抵抗値のものを作り込むことができるので、回路素子
として広い用途に使用することができるものである。
ＣｒＳｉＮなど）の薄膜抵抗体は、その組成比や熱処理
の制御によって、抵抗値の変化率が通常の半導体デバイ
スの使用温度範囲においてほぼ一定した正、負または零
の値に設定することができる。また、このような薄膜抵
抗体は、半導体装置の製造過程において比較的簡単に形
成することができるという利点があることから注目され
ているもので、電気的には高抵抗から低抵抗までの幅広
い抵抗値のものを作り込むことができるので、回路素子
として広い用途に使用することができるものである。
【０００４】このような薄膜抵抗体の形成工程として、
例えばＭＯＳＦＥＴの半導体集積回路にＣｒＳｉの薄膜
抵抗体を形成する場合に適用したものが図１５ないし図
１８に示されている。図１５は半導体基板としてのシリ
コン基板１にトランジスタ形成工程を経てＦＥＴ領域２
を設けた状態を示しており、ＦＥＴ領域２にはソース領
域３が形成される（接合深さｘｊは、例えば０．４５μ
ｍ程度）と共に、ＬＯＣＯＳ膜４，ゲート酸化膜５、ゲ
ート電極（ポリシリコン）６、ＢＰＳＧ（ボロンリンガ
ラス）膜７が形成されており、ソース領域３に対応して
ＢＰＳＧ膜７にはコンタクトホール７ａがウェットエッ
チング処理により形成されている。
例えばＭＯＳＦＥＴの半導体集積回路にＣｒＳｉの薄膜
抵抗体を形成する場合に適用したものが図１５ないし図
１８に示されている。図１５は半導体基板としてのシリ
コン基板１にトランジスタ形成工程を経てＦＥＴ領域２
を設けた状態を示しており、ＦＥＴ領域２にはソース領
域３が形成される（接合深さｘｊは、例えば０．４５μ
ｍ程度）と共に、ＬＯＣＯＳ膜４，ゲート酸化膜５、ゲ
ート電極（ポリシリコン）６、ＢＰＳＧ（ボロンリンガ
ラス）膜７が形成されており、ソース領域３に対応して
ＢＰＳＧ膜７にはコンタクトホール７ａがウェットエッ
チング処理により形成されている。
【０００５】この状態で、薄膜抵抗体８となるＣｒＳｉ
膜８ａ（例えば膜厚１５ｎｍ程度）およびバリアメタル
層９となるＴｉＷ膜９ａ（例えば膜厚１７０ｎｍ程度）
がスパッタにより全面に形成される。この場合、ＣｒＳ
ｉ膜８ａおよびＴｉＷ膜９ａは、真空中にて連続スパッ
タにより形成するか、あるいはＣｒＳｉ膜８ａを形成し
た後にいったんウエハを大気圧中に取り出した後に再び
ＴｉＷ膜９ａをスパッタにより形成するなどの方法が用
いられる。
膜８ａ（例えば膜厚１５ｎｍ程度）およびバリアメタル
層９となるＴｉＷ膜９ａ（例えば膜厚１７０ｎｍ程度）
がスパッタにより全面に形成される。この場合、ＣｒＳ
ｉ膜８ａおよびＴｉＷ膜９ａは、真空中にて連続スパッ
タにより形成するか、あるいはＣｒＳｉ膜８ａを形成し
た後にいったんウエハを大気圧中に取り出した後に再び
ＴｉＷ膜９ａをスパッタにより形成するなどの方法が用
いられる。
【０００６】次に、図１６に示すように、ＦＥＴ領域２
から離れた位置のＢＰＳＧ膜６上の薄膜抵抗体８を形成
する領域にフォトリソグラフィ処理によってフォトレジ
スト１０をパターニングする。この後、フォトレジスト
１０によりパターニングされた部分を除いてＴｉＷ膜９
ａおよびＣｒＳｉ膜８ａをエッチング処理により除去す
る。まず、ＴｉＷ膜９ａは、Ｈ２Ｏ２／Ｈ２Ｏ（過酸化
水素水）のウェットエッチング処理およびＨ２Ｏ２／Ｎ
Ｈ４ＯＨ／Ｈ２Ｏ（過酸化水素水＋アンモニア水）によ
りライトエッチング処理によって剥離され、続いてＣｒ
Ｓｉ膜８ａは、ＣＦ４／Ｏ２ガスを用いたドライエッチ
ング処理により剥離される。このとき、ドライエッチン
グ処理では、コンタクトホール７ａに露出しているシリ
コン基板１の表面も１０〜２０ｎｍ程度エッチオフされ
る。
から離れた位置のＢＰＳＧ膜６上の薄膜抵抗体８を形成
する領域にフォトリソグラフィ処理によってフォトレジ
スト１０をパターニングする。この後、フォトレジスト
１０によりパターニングされた部分を除いてＴｉＷ膜９
ａおよびＣｒＳｉ膜８ａをエッチング処理により除去す
る。まず、ＴｉＷ膜９ａは、Ｈ２Ｏ２／Ｈ２Ｏ（過酸化
水素水）のウェットエッチング処理およびＨ２Ｏ２／Ｎ
Ｈ４ＯＨ／Ｈ２Ｏ（過酸化水素水＋アンモニア水）によ
りライトエッチング処理によって剥離され、続いてＣｒ
Ｓｉ膜８ａは、ＣＦ４／Ｏ２ガスを用いたドライエッチ
ング処理により剥離される。このとき、ドライエッチン
グ処理では、コンタクトホール７ａに露出しているシリ
コン基板１の表面も１０〜２０ｎｍ程度エッチオフされ
る。
【０００７】続いて、フォトレジスト１０を剥離した後
に、図１７に示すように、バリアメタルとしてのＴｉＮ
膜１１を形成すると共にこれに続けて１ｓｔＡｌ（第１
層アルミニウム配線）１２となるＡｌＳｉＣｕ膜（例え
ば膜厚０．９μｍ）をスパッタにより形成し、フォトリ
ソグラフィ処理によりフォトレジスト１３を配線パター
ンとなるようにパターニングする。次に、Ａｌエッチン
グ処理をＲＩＥ（反応性イオンエッチング）によるドラ
イエッチング処理で行う。このエッチング処理において
は、薄膜抵抗体８部分は、バリアメタル（ＴｉＷ膜）９
により保護されており、ＣｒＳｉ膜はエッチングされな
い。
に、図１７に示すように、バリアメタルとしてのＴｉＮ
膜１１を形成すると共にこれに続けて１ｓｔＡｌ（第１
層アルミニウム配線）１２となるＡｌＳｉＣｕ膜（例え
ば膜厚０．９μｍ）をスパッタにより形成し、フォトリ
ソグラフィ処理によりフォトレジスト１３を配線パター
ンとなるようにパターニングする。次に、Ａｌエッチン
グ処理をＲＩＥ（反応性イオンエッチング）によるドラ
イエッチング処理で行う。このエッチング処理において
は、薄膜抵抗体８部分は、バリアメタル（ＴｉＷ膜）９
により保護されており、ＣｒＳｉ膜はエッチングされな
い。
【０００８】次に、図１８に示すように、バリアメタル
９をウェットエッチング処理により剥離する。このと
き、エッチング液としてはライトエッチングと同様にＨ
２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ（過酸化水素水＋アンモニ
ア水）を用いる。なお、このエッチング処理において、
ＴｉＷ膜９ａのエッチング残りを防止するためにオーバ
ーエッチングを行うと、逆に、フォトレジスト１３下の
部分（図中Ａで示す部分）のＴｉＷも徐々にエッチング
されるので、アンダーカット状態になりやすい。また、
１ａｔＡｌ膜１２と薄膜抵抗体８との間に残ったＴｉＷ
膜９ａは、バリアメタルとしてＣｒＳｉとＡｌＳｉＣｕ
との相互拡散を防止することができるので、結果として
薄膜抵抗体８の抵抗特性が劣化するのを防止できる。
９をウェットエッチング処理により剥離する。このと
き、エッチング液としてはライトエッチングと同様にＨ
２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ（過酸化水素水＋アンモニ
ア水）を用いる。なお、このエッチング処理において、
ＴｉＷ膜９ａのエッチング残りを防止するためにオーバ
ーエッチングを行うと、逆に、フォトレジスト１３下の
部分（図中Ａで示す部分）のＴｉＷも徐々にエッチング
されるので、アンダーカット状態になりやすい。また、
１ａｔＡｌ膜１２と薄膜抵抗体８との間に残ったＴｉＷ
膜９ａは、バリアメタルとしてＣｒＳｉとＡｌＳｉＣｕ
との相互拡散を防止することができるので、結果として
薄膜抵抗体８の抵抗特性が劣化するのを防止できる。
【０００９】この後、フォトレジスト１３は酸素プラズ
マによるアッシング処理で剥離され、薄膜抵抗体８およ
び１ｓｔＡｌ膜１２の形成工程が終了する。この後は、
全体に保護膜が形成されるなどの後処理が行われて集積
回路のチップが形成されるようになっている。
マによるアッシング処理で剥離され、薄膜抵抗体８およ
び１ｓｔＡｌ膜１２の形成工程が終了する。この後は、
全体に保護膜が形成されるなどの後処理が行われて集積
回路のチップが形成されるようになっている。
【００１０】
【発明が解決しようとする課題】ところで、近年の素子
の微細化、高集積化に伴って拡散層（ｐｎ接合）のシャ
ロー化およびＡｌ配線加工の微細化のために、Ａｌのド
ライエッチング処理のプラズマ高密度化が進んでいる。
そこで、発明者らは、このようなマイコンクラスの集積
密度のプロセスの半導体集積回路装置に前述した薄膜抵
抗体を形成することを想定して検討を行ってみた。以
下、図１９ないし図２２を参照してそのプロセスについ
て説明する。
の微細化、高集積化に伴って拡散層（ｐｎ接合）のシャ
ロー化およびＡｌ配線加工の微細化のために、Ａｌのド
ライエッチング処理のプラズマ高密度化が進んでいる。
そこで、発明者らは、このようなマイコンクラスの集積
密度のプロセスの半導体集積回路装置に前述した薄膜抵
抗体を形成することを想定して検討を行ってみた。以
下、図１９ないし図２２を参照してそのプロセスについ
て説明する。
【００１１】マイコンクラスの高集積密度では、パター
ンの幅寸法と開口寸法の限度が１／１μｍ程度となり、
また、ｐｎ接合の深さ寸法ｘｊも０．１５μｍ程度のレ
ベルが要求されるようになる。このような設計ルール
（０．８μｍルール）に基づいたプロセスにおいては、
上述したように、ドライプロセスが主となってきてお
り、このようなシステムの下においても薄膜抵抗体を高
品質で作り込むことができるようにすることが望まれ
る。
ンの幅寸法と開口寸法の限度が１／１μｍ程度となり、
また、ｐｎ接合の深さ寸法ｘｊも０．１５μｍ程度のレ
ベルが要求されるようになる。このような設計ルール
（０．８μｍルール）に基づいたプロセスにおいては、
上述したように、ドライプロセスが主となってきてお
り、このようなシステムの下においても薄膜抵抗体を高
品質で作り込むことができるようにすることが望まれ
る。
【００１２】図１９ないし図２２は前述した薄膜抵抗体
の形成プロセスを同等の構成部に適用したもので、この
場合においては、ＦＥＴ部１４は、ソース領域３に代わ
るソース領域１５の接合深さｘｊが０．１５μｍ程度に
設定されている点と横方向のスケールが１／５程度に設
定されている点を除くと、形状的には略同じものであ
る。
の形成プロセスを同等の構成部に適用したもので、この
場合においては、ＦＥＴ部１４は、ソース領域３に代わ
るソース領域１５の接合深さｘｊが０．１５μｍ程度に
設定されている点と横方向のスケールが１／５程度に設
定されている点を除くと、形状的には略同じものであ
る。
【００１３】図１９は、図１５相当の図であり、薄膜抵
抗体８のＣｒＳｉ膜８ａおよびバリアメタル９のＴｉＷ
膜９ａを形成した状態を示している。この場合、ＢＰＳ
Ｇ膜７にコンタクトホール７ａを形成した後に９００〜
９５０℃程度の温度でリフロー処理を行っている。
抗体８のＣｒＳｉ膜８ａおよびバリアメタル９のＴｉＷ
膜９ａを形成した状態を示している。この場合、ＢＰＳ
Ｇ膜７にコンタクトホール７ａを形成した後に９００〜
９５０℃程度の温度でリフロー処理を行っている。
【００１４】次に、図２０に示すように、フォトレジス
ト１０を薄膜抵抗体８のパターンとなるようにフォトリ
ソグラフィ処理により形成し、続いて、ドライエッチン
グ処理によりＴｉＷ膜９ａおよびＣｒＳｉ膜８ａをエッ
チングする。このとき、コンタクトホール７ａ部分に露
出しているシリコン基板１の表面が同時にエッチオフさ
れるので（１０〜２０ｎｍ程度）、ソース領域１５のｐ
ｎ接合深さ寸法は０．１５μｍよりも浅くなってしま
う。
ト１０を薄膜抵抗体８のパターンとなるようにフォトリ
ソグラフィ処理により形成し、続いて、ドライエッチン
グ処理によりＴｉＷ膜９ａおよびＣｒＳｉ膜８ａをエッ
チングする。このとき、コンタクトホール７ａ部分に露
出しているシリコン基板１の表面が同時にエッチオフさ
れるので（１０〜２０ｎｍ程度）、ソース領域１５のｐ
ｎ接合深さ寸法は０．１５μｍよりも浅くなってしま
う。
【００１５】続いて、図２１に示すように、１ｓｔＡｌ
膜１２となるＡｌ／ＴｉＮ／Ｔｉをスパッタにより形成
し、この後、フォトリソグラフィ処理によってフォトレ
ジストを塗布すると共にパターニングして配線パターン
となるレジストパターンを形成する。この状態で、アル
ミニウムのドライエッチングをＥＣＲ（Electron cyclo
tron resonance）によって行う。この場合、ＥＣＲドラ
イエッチング処理を用いるのは、高集積密度の０．８μ
ｍルールにおいて要求される微細加工に対応するため
で、低エッチング圧力で高密度のプラズマが得られると
いう特性を有するからであり、このクラスのプロセスと
しては一般的なものである。
膜１２となるＡｌ／ＴｉＮ／Ｔｉをスパッタにより形成
し、この後、フォトリソグラフィ処理によってフォトレ
ジストを塗布すると共にパターニングして配線パターン
となるレジストパターンを形成する。この状態で、アル
ミニウムのドライエッチングをＥＣＲ（Electron cyclo
tron resonance）によって行う。この場合、ＥＣＲドラ
イエッチング処理を用いるのは、高集積密度の０．８μ
ｍルールにおいて要求される微細加工に対応するため
で、低エッチング圧力で高密度のプラズマが得られると
いう特性を有するからであり、このクラスのプロセスと
しては一般的なものである。
【００１６】ところが、１ｓｔＡｌ膜１２がＥＣＲドラ
イエッチング処理によりエッチングされると、薄膜抵抗
体８のバリアメタル９が露出する部分ではバリアメタル
９のＴｉＷ膜９ａがエッチングされるようになる。する
と、その下に設けられている薄膜抵抗体８のＣｒＳｉ膜
もエッチオフされてしまうことになり、薄膜抵抗体８を
残せなくなってしまう場合が生ずる。
イエッチング処理によりエッチングされると、薄膜抵抗
体８のバリアメタル９が露出する部分ではバリアメタル
９のＴｉＷ膜９ａがエッチングされるようになる。する
と、その下に設けられている薄膜抵抗体８のＣｒＳｉ膜
もエッチオフされてしまうことになり、薄膜抵抗体８を
残せなくなってしまう場合が生ずる。
【００１７】次に、このプロセスにおいては、図２２に
示すように、層間絶縁膜としてＰ−ＳｉＮ（プラズマ窒
化膜）膜１６を形成した後、フォトリソグラフィ処理に
よって薄膜抵抗体８部分のＰ−ＳｉＮ膜１６をエッチン
グ処理により除去し、続いて、バリアメタル９のＴｉＷ
膜９ａをウェットエッチング処理により除去して薄膜抵
抗体形成工程を終了する。
示すように、層間絶縁膜としてＰ−ＳｉＮ（プラズマ窒
化膜）膜１６を形成した後、フォトリソグラフィ処理に
よって薄膜抵抗体８部分のＰ−ＳｉＮ膜１６をエッチン
グ処理により除去し、続いて、バリアメタル９のＴｉＷ
膜９ａをウェットエッチング処理により除去して薄膜抵
抗体形成工程を終了する。
【００１８】この結果、コンタクトホール７ａを形成し
た状態でＣｒＳｉ膜８ａをドライエッチング処理により
エッチングするときに、コンタクトホール７ａ部分に露
出しているシリコン基板１の表面が１０〜２０ｎｍエッ
チングされてしまうことによりｐｎ接合の深さが浅くな
るので、浅い接合深さに設定される０．８μｍルールを
採用する場合にはｐｎ接合がダメージを受け易くなり、
ｐｎ接合部分でリーク電流が無視できない程度に大きく
なってしまう不具合が出てくる。
た状態でＣｒＳｉ膜８ａをドライエッチング処理により
エッチングするときに、コンタクトホール７ａ部分に露
出しているシリコン基板１の表面が１０〜２０ｎｍエッ
チングされてしまうことによりｐｎ接合の深さが浅くな
るので、浅い接合深さに設定される０．８μｍルールを
採用する場合にはｐｎ接合がダメージを受け易くなり、
ｐｎ接合部分でリーク電流が無視できない程度に大きく
なってしまう不具合が出てくる。
【００１９】この点で、このような不具合を回避するた
めに、例えば、コンタクトホール７ａを形成する前の段
階で薄膜抵抗体８の形成工程を実施することもひとつの
案としては考えられるが、この場合には、薄膜抵抗体８
の熱的な安定性の問題があり、コンタクトホールの形成
工程でセカンドリフロー処理やレジストベークなどの５
００℃を超える高温の熱処理が行われる場合には、Ｃｒ
Ｓｉ膜８ａが変質して所望の抵抗値を残すことができな
くなるため、簡単には採用することができない事情下に
ある。
めに、例えば、コンタクトホール７ａを形成する前の段
階で薄膜抵抗体８の形成工程を実施することもひとつの
案としては考えられるが、この場合には、薄膜抵抗体８
の熱的な安定性の問題があり、コンタクトホールの形成
工程でセカンドリフロー処理やレジストベークなどの５
００℃を超える高温の熱処理が行われる場合には、Ｃｒ
Ｓｉ膜８ａが変質して所望の抵抗値を残すことができな
くなるため、簡単には採用することができない事情下に
ある。
【００２０】また、薄膜抵抗体８自体についても、１ｓ
ｔＡｌ膜１２のエッチング処理時にＥＣＲドライエッチ
ング処理を採用するとバリアメタルとしてのＴｉＷ膜９
ａがエッチオフされてしまうことからＣｒＳｉ膜８ａそ
のものがエッチングされてしまうことになり、所望の抵
抗値を有する薄膜抵抗体８を形成できなくなるかあるい
は精度良く形成することができなくなり、安定した製造
工程として採用することができなくなるという不具合が
出てくる。
ｔＡｌ膜１２のエッチング処理時にＥＣＲドライエッチ
ング処理を採用するとバリアメタルとしてのＴｉＷ膜９
ａがエッチオフされてしまうことからＣｒＳｉ膜８ａそ
のものがエッチングされてしまうことになり、所望の抵
抗値を有する薄膜抵抗体８を形成できなくなるかあるい
は精度良く形成することができなくなり、安定した製造
工程として採用することができなくなるという不具合が
出てくる。
【００２１】発明者らは、この不具合について、別途の
試料を作成して検証をした。すなわち、図２３はアルミ
ニウム膜をドライエッチング処理により剥離する場合
に、ＲＩＥを用いるかあるいはＥＣＲを用いるかによっ
てどの程度の差が出るかを測定した結果を示すもので、
測定を行った試料は図２４に断面で示す構成を採用して
いる。すなわち、試料は、シリコン酸化膜ＳｉＯ２膜上
に所定のパターンでＴｉＷ膜を所定厚さ寸法で形成し、
これにアルミニウム膜を被着した後、フォトレジストを
パターニングしてアルミニウムエッチング処理を行った
ものである。
試料を作成して検証をした。すなわち、図２３はアルミ
ニウム膜をドライエッチング処理により剥離する場合
に、ＲＩＥを用いるかあるいはＥＣＲを用いるかによっ
てどの程度の差が出るかを測定した結果を示すもので、
測定を行った試料は図２４に断面で示す構成を採用して
いる。すなわち、試料は、シリコン酸化膜ＳｉＯ２膜上
に所定のパターンでＴｉＷ膜を所定厚さ寸法で形成し、
これにアルミニウム膜を被着した後、フォトレジストを
パターニングしてアルミニウムエッチング処理を行った
ものである。
【００２２】図２３において、横軸には被着したアルミ
ニウム膜のエッチング処理時間が膜厚分を剥離するのに
必要な時間を経過した時点をゼロとしてオーバーエッチ
ング時間を取っており、縦軸にはそのときのＴｉＷ膜の
残存膜厚をｎｍ単位で示している。そして、この結果か
ら分かるように、ＲＩＥドライエッチング処理では、Ｔ
ｉＷ膜はほとんどそのまま残るのに対して、ＥＣＲドラ
イエッチング処理では、ＴｉＷ膜が急速にエッチオフさ
れてしまうので、ＲＩＥドライエッチング処理で設定し
ているようなオーバーエッチング時間を設定すると、Ｔ
ｉＷ膜はほとんどなくなってしまうことになる。
ニウム膜のエッチング処理時間が膜厚分を剥離するのに
必要な時間を経過した時点をゼロとしてオーバーエッチ
ング時間を取っており、縦軸にはそのときのＴｉＷ膜の
残存膜厚をｎｍ単位で示している。そして、この結果か
ら分かるように、ＲＩＥドライエッチング処理では、Ｔ
ｉＷ膜はほとんどそのまま残るのに対して、ＥＣＲドラ
イエッチング処理では、ＴｉＷ膜が急速にエッチオフさ
れてしまうので、ＲＩＥドライエッチング処理で設定し
ているようなオーバーエッチング時間を設定すると、Ｔ
ｉＷ膜はほとんどなくなってしまうことになる。
【００２３】また、図２５は、同じＥＣＲドライエッチ
ングでも、ＴｉＷ膜を全面に被着した状態で行う場合
と、図２６に示すようにフォトリソグラフィ処理を経て
ＴｉＷ膜をパターニングした状態で行う場合とでは、Ｃ
ｒＳｉ膜をエッチングする関係から、後者の方が初期的
な膜厚が大きく低下してしまうことに起因して、やはり
ＴｉＷ膜がほとんどエッチオフされてしまうことが判明
した。
ングでも、ＴｉＷ膜を全面に被着した状態で行う場合
と、図２６に示すようにフォトリソグラフィ処理を経て
ＴｉＷ膜をパターニングした状態で行う場合とでは、Ｃ
ｒＳｉ膜をエッチングする関係から、後者の方が初期的
な膜厚が大きく低下してしまうことに起因して、やはり
ＴｉＷ膜がほとんどエッチオフされてしまうことが判明
した。
【００２４】本発明は、上記事情に鑑みてなされたもの
で、その目的は、マイコンクラスの高集積化した設計ル
ールを適用する半導体装置においても薄膜抵抗体を採用
した構成とすることができ、特に、第１の目的として、
コンタクト工程の後に薄膜抵抗体の形成工程を実施する
際においてもその形成工程に起因するｐｎ接合でのリー
ク電流不良の発生を極力抑制できるようにした半導体装
置およびその製造方法を提供することにある。
で、その目的は、マイコンクラスの高集積化した設計ル
ールを適用する半導体装置においても薄膜抵抗体を採用
した構成とすることができ、特に、第１の目的として、
コンタクト工程の後に薄膜抵抗体の形成工程を実施する
際においてもその形成工程に起因するｐｎ接合でのリー
ク電流不良の発生を極力抑制できるようにした半導体装
置およびその製造方法を提供することにある。
【００２５】また、本発明の第２の目的は、同様に、マ
イコンクラスの高集積化した設計ルールを適用する半導
体装置においても薄膜抵抗体を採用した構成とすること
ができ、特に、アルミニウムの配線パターンの形成工程
におけるアルミニウムのエッチング処理を行う場合に、
下地部分に薄膜抵抗体が積層されていることによりエッ
チオフされてしまうといったことを防止できる半導体装
置およびその製造方法を提供することにある。
イコンクラスの高集積化した設計ルールを適用する半導
体装置においても薄膜抵抗体を採用した構成とすること
ができ、特に、アルミニウムの配線パターンの形成工程
におけるアルミニウムのエッチング処理を行う場合に、
下地部分に薄膜抵抗体が積層されていることによりエッ
チオフされてしまうといったことを防止できる半導体装
置およびその製造方法を提供することにある。
【００２６】
【課題を解決するための手段】請求項１の発明あるいは
請求項８の発明によれば、多層配線構造における層間絶
縁膜を２層に分割した下層および上層の層間絶縁膜と
し、それらの間に薄膜抵抗体を形成しているので、薄膜
抵抗体を形成する過程では薄膜抵抗体以外には下層の層
間絶縁膜が露出した状態となるので、他の加工処理との
競合がなくなり、薄膜抵抗体の形成工程が他の処理によ
る悪影響を受けることがなくなると共に、薄膜抵抗体の
形成工程を実施することにより他の部分が悪影響を受け
ることをなくすことができ、安定した品質の薄膜抵抗体
を含む半導体装置を得ることができるようになる。
請求項８の発明によれば、多層配線構造における層間絶
縁膜を２層に分割した下層および上層の層間絶縁膜と
し、それらの間に薄膜抵抗体を形成しているので、薄膜
抵抗体を形成する過程では薄膜抵抗体以外には下層の層
間絶縁膜が露出した状態となるので、他の加工処理との
競合がなくなり、薄膜抵抗体の形成工程が他の処理によ
る悪影響を受けることがなくなると共に、薄膜抵抗体の
形成工程を実施することにより他の部分が悪影響を受け
ることをなくすことができ、安定した品質の薄膜抵抗体
を含む半導体装置を得ることができるようになる。
【００２７】請求項２の発明あるいは請求項９の発明に
よれば、層間絶縁膜として一般的に用いられるＴＥＯＳ
膜を２層に分割したものを下層および上層の層間絶縁膜
としているので、特殊な工程を追加することなく薄膜抵
抗体を形成する工程を他の工程との干渉を起こすことな
く実施することができるようになる。
よれば、層間絶縁膜として一般的に用いられるＴＥＯＳ
膜を２層に分割したものを下層および上層の層間絶縁膜
としているので、特殊な工程を追加することなく薄膜抵
抗体を形成する工程を他の工程との干渉を起こすことな
く実施することができるようになる。
【００２８】請求項３の発明あるいは請求項１０の発明
によれば、薄膜抵抗体としてＣｒＳｉ系の抵抗材料を用
いているので、その組成比や熱処理の制御によって抵抗
値の変化率が使用温度範囲においてほぼ一定した値とな
るようにすることができ、安定した特性を再現性良く得
ることができる。
によれば、薄膜抵抗体としてＣｒＳｉ系の抵抗材料を用
いているので、その組成比や熱処理の制御によって抵抗
値の変化率が使用温度範囲においてほぼ一定した値とな
るようにすることができ、安定した特性を再現性良く得
ることができる。
【００２９】請求項４の発明あるいは請求項１１の発明
によれば、薄膜抵抗体用のアルミニウム電極を介して上
層の配線パターンと電気的に接続する構成とされている
ので、上層の配線パターンを形成する際に薄膜抵抗体が
直接露出することがなくなり、アルミニウム系の配線パ
ターン材料に対して同等の処理を請求項５，６の発明あ
るいは請求項１２，１３の発明によれば、薄膜抵抗体の
上にはバリアメタル層が形成されているので、薄膜抵抗
体がエッチングされやすい場合でもこれを保護すること
ができるので、製造工程が安定したものとすることがで
き、さらには、配線用メタルとしてのアルミニウム系の
導体膜と薄膜抵抗体とが直接接触する構造と異なり、相
互拡散による劣化を防止することができるようになる。
によれば、薄膜抵抗体用のアルミニウム電極を介して上
層の配線パターンと電気的に接続する構成とされている
ので、上層の配線パターンを形成する際に薄膜抵抗体が
直接露出することがなくなり、アルミニウム系の配線パ
ターン材料に対して同等の処理を請求項５，６の発明あ
るいは請求項１２，１３の発明によれば、薄膜抵抗体の
上にはバリアメタル層が形成されているので、薄膜抵抗
体がエッチングされやすい場合でもこれを保護すること
ができるので、製造工程が安定したものとすることがで
き、さらには、配線用メタルとしてのアルミニウム系の
導体膜と薄膜抵抗体とが直接接触する構造と異なり、相
互拡散による劣化を防止することができるようになる。
【００３０】請求項７の発明あるいは請求項１４の発明
によれば、形成された薄膜抵抗体との電気的接続が上層
の配線パターンによってなされるので、薄膜抵抗体の形
成工程中に他の形成工程を入れることなく下層の配線パ
ターンとの間の電気的接触を図ることができるようにな
る。
によれば、形成された薄膜抵抗体との電気的接続が上層
の配線パターンによってなされるので、薄膜抵抗体の形
成工程中に他の形成工程を入れることなく下層の配線パ
ターンとの間の電気的接触を図ることができるようにな
る。
【００３１】
【発明の実施の形態】以下、本発明をマイコンクラスの
設計ルール（例えば０．８μｍルール程度の設計レベル
の集積度）を採用したＭＯＳＦＥＴの集積回路に適用し
た場合の一実施例について図１ないし図１４を参照して
説明する。
設計ルール（例えば０．８μｍルール程度の設計レベル
の集積度）を採用したＭＯＳＦＥＴの集積回路に適用し
た場合の一実施例について図１ないし図１４を参照して
説明する。
【００３２】図１は、本発明の製造方法によって製造さ
れた半導体装置である高集積密度のＭＯＳＩＣの一断面
を模式的に示すもので、シリコン基板２１はＳＯＩ（si
licon on insulator）構造のもので高不純物濃度のｐ形
基板層２１ａ上にシリコン酸化膜層（ＳｉＯ２）２１ｂ
を介して高不純物濃度のｎ形層２１ｃおよび低不純物濃
度のｎ形層２１ｄが積層されている。このシリコン酸化
膜層２１ｂより上部側は素子形成領域となるもので、ト
レンチを形成してシリコン酸化膜２２ａおよび多結晶シ
リコン層２２ｂを形成する所謂トレンチ分離を行うこと
によりＦＥＴ形成領域２３および薄膜抵抗体形成領域２
４に分離形成している。
れた半導体装置である高集積密度のＭＯＳＩＣの一断面
を模式的に示すもので、シリコン基板２１はＳＯＩ（si
licon on insulator）構造のもので高不純物濃度のｐ形
基板層２１ａ上にシリコン酸化膜層（ＳｉＯ２）２１ｂ
を介して高不純物濃度のｎ形層２１ｃおよび低不純物濃
度のｎ形層２１ｄが積層されている。このシリコン酸化
膜層２１ｂより上部側は素子形成領域となるもので、ト
レンチを形成してシリコン酸化膜２２ａおよび多結晶シ
リコン層２２ｂを形成する所謂トレンチ分離を行うこと
によりＦＥＴ形成領域２３および薄膜抵抗体形成領域２
４に分離形成している。
【００３３】ＦＥＴ形成領域２３は、低不純物濃度のｎ
形層２１ｄにｐ形不純物を導入することによりｐ形ウェ
ル層２３ａが設けられており、この表面部には高不純物
濃度ｎ形のソース領域２５ａおよび高不純物濃度ｎ形の
ドレイン領域２５ｂが形成されている。なお、この場合
におけるソース領域２５ａやドレイン領域２５ｂはｐｎ
接合の深さ寸法ｘｊは、この設計ルールにおいて０．１
５μｍ程度となるように設定されている。
形層２１ｄにｐ形不純物を導入することによりｐ形ウェ
ル層２３ａが設けられており、この表面部には高不純物
濃度ｎ形のソース領域２５ａおよび高不純物濃度ｎ形の
ドレイン領域２５ｂが形成されている。なお、この場合
におけるソース領域２５ａやドレイン領域２５ｂはｐｎ
接合の深さ寸法ｘｊは、この設計ルールにおいて０．１
５μｍ程度となるように設定されている。
【００３４】ＦＥＴ形成領域２３の表面にはソース領域
２５ａとドレイン領域２５ｂとの間に渡って所定厚さ寸
法のゲート酸化膜２６が形成されており、他の部分には
フィールド酸化膜としてのＬＯＣＯＳ（local oxidatio
n of silicon）膜２７が形成されている。この場合、Ｌ
ＯＣＯＳ膜２７は、後述するトリミングを行う部分に対
応してレーザ光を散乱させるための凹凸部が形成される
ように平面的には市松模様となるように配置形成した領
域２７ａが形成されている。
２５ａとドレイン領域２５ｂとの間に渡って所定厚さ寸
法のゲート酸化膜２６が形成されており、他の部分には
フィールド酸化膜としてのＬＯＣＯＳ（local oxidatio
n of silicon）膜２７が形成されている。この場合、Ｌ
ＯＣＯＳ膜２７は、後述するトリミングを行う部分に対
応してレーザ光を散乱させるための凹凸部が形成される
ように平面的には市松模様となるように配置形成した領
域２７ａが形成されている。
【００３５】ＦＥＴ形成領域２３のゲート形成部分には
ポリシリコンからなるゲート電極２８が形成されてお
り、これらの上部にはＢＰＳＧ膜２９がＣＶＤなどによ
り形成されている。ソース領域２５ａ（およびドレイン
領域２５ｂ）にはコンタクトホールが形成されており、
ＴｉＮ膜３０および１ｓｔＡｌ膜としてのＡｌＳｉＣｕ
膜３１が成膜され、ソース電極（およびドレイン電極）
が形成されている。また、この１ｓｔＡｌ膜３１の配線
パターンでは、コンタクト以外にＢＰＳＧ膜２９上にも
配線パターン３２ａ，３２ｂを形成している。
ポリシリコンからなるゲート電極２８が形成されてお
り、これらの上部にはＢＰＳＧ膜２９がＣＶＤなどによ
り形成されている。ソース領域２５ａ（およびドレイン
領域２５ｂ）にはコンタクトホールが形成されており、
ＴｉＮ膜３０および１ｓｔＡｌ膜としてのＡｌＳｉＣｕ
膜３１が成膜され、ソース電極（およびドレイン電極）
が形成されている。また、この１ｓｔＡｌ膜３１の配線
パターンでは、コンタクト以外にＢＰＳＧ膜２９上にも
配線パターン３２ａ，３２ｂを形成している。
【００３６】層間絶縁膜としては、Ｐ−ＳｉＮ膜（プラ
ズマ窒化膜）３３上に、第１ＴＥＯＳ膜３４が形成さ
れ、ＳＯＧ（spin on glass ）３５により平坦化された
状態のところに第２ａＴＥＯＳ膜３６が成膜されてい
る。この第２ａＴＥＯＳ膜３６上には、所定の位置に薄
膜抵抗体３７が形成されている。この薄膜抵抗体３７
は、ＣｒＳｉ膜をスパッタリングにより膜厚１５ｎｍ程
度形成している。そして、この薄膜抵抗体３７の両端部
にバリアメタルとなるＴｉＷ膜３８を介して薄膜抵抗体
用電極としてＡｌＳｉ膜３９を形成している。
ズマ窒化膜）３３上に、第１ＴＥＯＳ膜３４が形成さ
れ、ＳＯＧ（spin on glass ）３５により平坦化された
状態のところに第２ａＴＥＯＳ膜３６が成膜されてい
る。この第２ａＴＥＯＳ膜３６上には、所定の位置に薄
膜抵抗体３７が形成されている。この薄膜抵抗体３７
は、ＣｒＳｉ膜をスパッタリングにより膜厚１５ｎｍ程
度形成している。そして、この薄膜抵抗体３７の両端部
にバリアメタルとなるＴｉＷ膜３８を介して薄膜抵抗体
用電極としてＡｌＳｉ膜３９を形成している。
【００３７】これらを覆うように層間絶縁膜としての第
２ｂＴＥＯＳ膜４０が形成され、所定の部分にＶｉａ４
１ａ，４１ｂ，４１ｃなどが形成され、これらを介して
２ｎｄＡｌ膜としてのＡｌＳｉ膜４２が形成されてい
る。そして、最上層には素子全体を保護するためのパッ
シベーション膜としてＰ−ＳｉＮ膜４３が形成された状
態に構成されている。
２ｂＴＥＯＳ膜４０が形成され、所定の部分にＶｉａ４
１ａ，４１ｂ，４１ｃなどが形成され、これらを介して
２ｎｄＡｌ膜としてのＡｌＳｉ膜４２が形成されてい
る。そして、最上層には素子全体を保護するためのパッ
シベーション膜としてＰ−ＳｉＮ膜４３が形成された状
態に構成されている。
【００３８】なお、上述の構成において、第２ａＴＥＯ
Ｓ膜３６および第２ｂＴＥＯＳ膜４０は、一般的な層間
絶縁膜の形成工程において用いられる第２ＴＥＯＳ膜を
２回に分けて積層したもので、それらの厚さ寸法の和は
一層のみ形成する通常の工程で用いられるものと同等の
厚さ寸法となるように設定されている。
Ｓ膜３６および第２ｂＴＥＯＳ膜４０は、一般的な層間
絶縁膜の形成工程において用いられる第２ＴＥＯＳ膜を
２回に分けて積層したもので、それらの厚さ寸法の和は
一層のみ形成する通常の工程で用いられるものと同等の
厚さ寸法となるように設定されている。
【００３９】さて、このようにして製作されたチップ
は、ＣｒＳｉ膜３７によりなる抵抗値を調整するため
に、レーザ光線によりトリミング処理されるようになっ
ている。このとき、薄膜抵抗体３７の形成領域の下部に
はＬＯＣＯＳ膜２７が細かい凹凸をなす領域２７ａとし
て形成されているので、レーザ光をこの部分で散乱させ
ることができ、これによって光の干渉等によるトリミン
グ処理に対する悪影響を防止する構造となっている。
は、ＣｒＳｉ膜３７によりなる抵抗値を調整するため
に、レーザ光線によりトリミング処理されるようになっ
ている。このとき、薄膜抵抗体３７の形成領域の下部に
はＬＯＣＯＳ膜２７が細かい凹凸をなす領域２７ａとし
て形成されているので、レーザ光をこの部分で散乱させ
ることができ、これによって光の干渉等によるトリミン
グ処理に対する悪影響を防止する構造となっている。
【００４０】さて、次に、上記したＭＯＳＩＣの製造方
法について図２ないし図１４をも参照して説明する。こ
こでは、製造工程を図２に示す１０のプロセスＰ１〜Ｐ
１０に分けており、これらの各プロセスを以下に順次説
明する。
法について図２ないし図１４をも参照して説明する。こ
こでは、製造工程を図２に示す１０のプロセスＰ１〜Ｐ
１０に分けており、これらの各プロセスを以下に順次説
明する。
【００４１】［プロセスＰ１］…トランジスタ形成工程 図３に示すように、ＳＯＩ構造のシリコン基板２１は、
あらかじめ高不純物濃度ｐ形の基板層２１ａ上にシリコ
ン酸化膜層２１ｂを介して高不純物濃度ｎ形層２１ｃお
よび低不純物濃度ｎ形層２１ｄが積層されたもので、こ
のようなシリコン基板２１に対して、これに形成するＭ
ＯＳＦＥＴや薄膜抵抗体などの種々の素子に対応してＦ
ＥＴ形成領域２３あるいは薄膜抵抗体形成領域２４を分
離工程を経て設ける。
あらかじめ高不純物濃度ｐ形の基板層２１ａ上にシリコ
ン酸化膜層２１ｂを介して高不純物濃度ｎ形層２１ｃお
よび低不純物濃度ｎ形層２１ｄが積層されたもので、こ
のようなシリコン基板２１に対して、これに形成するＭ
ＯＳＦＥＴや薄膜抵抗体などの種々の素子に対応してＦ
ＥＴ形成領域２３あるいは薄膜抵抗体形成領域２４を分
離工程を経て設ける。
【００４２】この場合、分離工程では、各領域２３，２
４に対応してそれらの境界部分にシリコン酸化膜層２１
ｂまで到達する深いトレンチ（溝）をエッチング処理な
どにより形成し、この後、エッチングにより形成された
トレンチ部分の側壁にシリコン酸化膜２２ａを形成して
各領域２３，２４を絶縁分離する。この後、トレンチ部
分のシリコン酸化膜２２ａで覆われた部分の空間を多結
晶シリコン層２２ｂにより埋めることによりシリコン基
板２１の表面を平坦化している。
４に対応してそれらの境界部分にシリコン酸化膜層２１
ｂまで到達する深いトレンチ（溝）をエッチング処理な
どにより形成し、この後、エッチングにより形成された
トレンチ部分の側壁にシリコン酸化膜２２ａを形成して
各領域２３，２４を絶縁分離する。この後、トレンチ部
分のシリコン酸化膜２２ａで覆われた部分の空間を多結
晶シリコン層２２ｂにより埋めることによりシリコン基
板２１の表面を平坦化している。
【００４３】次に、フォトリソグラフィ処理によりパタ
ーニングを行ってＦＥＴ形成領域２３に対応してイオン
注入等の方法により硼素（Ｂ）等のｐ形の不純物を導入
し、この後、熱処理を行うことによりｐ形の不純物を拡
散ｐ形ウェル層（ｐ−ｗｅｌｌ）２３ａを形成する。続
いて、ＣＶＤ法等により窒化シリコン膜（Ｓｉ３Ｎ４）
を形成すると共にフォトリソグラフィ処理によって各領
域２３，２４の境界部分のトレンチ形成領域の上部に窓
を形成し、フィールド酸化膜としてのＬＯＣＯＳ膜２７
を形成する。このとき、薄膜抵抗体形成領域２４のＬＯ
ＣＯＳ膜２７は、薄膜抵抗体３７のレーザトリミングを
行う際の加工性を向上させる構造として、平面的には市
松模様状となる凹凸部２７ａを形成している。
ーニングを行ってＦＥＴ形成領域２３に対応してイオン
注入等の方法により硼素（Ｂ）等のｐ形の不純物を導入
し、この後、熱処理を行うことによりｐ形の不純物を拡
散ｐ形ウェル層（ｐ−ｗｅｌｌ）２３ａを形成する。続
いて、ＣＶＤ法等により窒化シリコン膜（Ｓｉ３Ｎ４）
を形成すると共にフォトリソグラフィ処理によって各領
域２３，２４の境界部分のトレンチ形成領域の上部に窓
を形成し、フィールド酸化膜としてのＬＯＣＯＳ膜２７
を形成する。このとき、薄膜抵抗体形成領域２４のＬＯ
ＣＯＳ膜２７は、薄膜抵抗体３７のレーザトリミングを
行う際の加工性を向上させる構造として、平面的には市
松模様状となる凹凸部２７ａを形成している。
【００４４】次に、ＦＥＴ形成領域２３のｐ形ウェル層
２３ａに所定厚さ寸法のゲート酸化膜２６を形成すると
共に、ポリシリコンをＣＶＤ法等により積層してフォト
リソグラフィ処理を行うことによりゲート電極２８を形
成する。この後、ｎチャンネルＭＯＳＦＥＴを形成すべ
く、ｐ形ウェル層２３ａ内に砒素（Ａｓ）等のｎ形不純
物をイオン注入して熱処理を行うことによりソース領域
２５ａおよびドレイン領域２５ｂを形成する。なお、図
示はしていないがｐチャンネルＭＯＳＦＥＴの形成領域
には、硼素（Ｂ）等のｐ形不純物をイオン注入してソー
ス領域およびドレイン領域を形成することになる。この
後、シリコン基板２１の表面全体に層間絶縁膜のひとつ
としてＢＰＳＧ膜２９をＣＶＤ法などにより所定厚さ寸
法だけ形成し、リフロー処理を行う。
２３ａに所定厚さ寸法のゲート酸化膜２６を形成すると
共に、ポリシリコンをＣＶＤ法等により積層してフォト
リソグラフィ処理を行うことによりゲート電極２８を形
成する。この後、ｎチャンネルＭＯＳＦＥＴを形成すべ
く、ｐ形ウェル層２３ａ内に砒素（Ａｓ）等のｎ形不純
物をイオン注入して熱処理を行うことによりソース領域
２５ａおよびドレイン領域２５ｂを形成する。なお、図
示はしていないがｐチャンネルＭＯＳＦＥＴの形成領域
には、硼素（Ｂ）等のｐ形不純物をイオン注入してソー
ス領域およびドレイン領域を形成することになる。この
後、シリコン基板２１の表面全体に層間絶縁膜のひとつ
としてＢＰＳＧ膜２９をＣＶＤ法などにより所定厚さ寸
法だけ形成し、リフロー処理を行う。
【００４５】［プロセスＰ２］…コンタクト形成工程 図４に示すように、ＢＰＳＧ膜２９に所定のコンタクト
ホール形成領域に対応してフォトリソグラフィ処理を行
って窓部のパターンを形成し、ドライエッチング処理に
よりＢＰＳＧ膜２９をエッチングしてコンタクトホール
２９ｂを形成する。この後、リフロー処理を９００〜９
５０℃程度で行ってパターンのエッジ部分が図示のよう
になだらかになるようにする。このとき、コンタクトホ
ール２９ｂにより露出しているソース領域２５ａおよび
ドレイン領域２５ｂのシリコンも僅かにエッチングされ
ることになるので、接合深さ寸法ｘｊが少し浅くなる。
ホール形成領域に対応してフォトリソグラフィ処理を行
って窓部のパターンを形成し、ドライエッチング処理に
よりＢＰＳＧ膜２９をエッチングしてコンタクトホール
２９ｂを形成する。この後、リフロー処理を９００〜９
５０℃程度で行ってパターンのエッジ部分が図示のよう
になだらかになるようにする。このとき、コンタクトホ
ール２９ｂにより露出しているソース領域２５ａおよび
ドレイン領域２５ｂのシリコンも僅かにエッチングされ
ることになるので、接合深さ寸法ｘｊが少し浅くなる。
【００４６】［プロセスＰ３］…１ｓｔＡｌ膜形成工程 図５に示すように、下層の配線パターンとしての１ｓｔ
Ａｌ膜（第１層目のアルミニウム膜）３１を形成する。
この場合に、１ｓｔＡｌ膜３１の形成に先だって、バリ
アメタルとしてのＴｉＮ膜（窒化チタン）３０を１００
ｎｍ程度の膜厚で形成し、これに連続してＡｌＳｉＣｕ
膜３１を０．４５μｍ程度の膜厚でスパッタにより形成
する。次に、フォトリソグラフィ処理により１ｓｔＡｌ
膜３１の形成部分に対応してレジストパターンを形成
し、ドライエッチング処理によりエッチングを行う。こ
のとき、ドライエッチング処理は、ＥＣＲ（Electron c
yclotron resonance）ドライエッチングを行うようにし
ている。なお、この場合において、ＥＣＲドライエッチ
ングを行っても、１ｓｔＡｌ膜３１以外の部分はＢＰＳ
Ｇ膜２９で覆われているので、シリコン基板２１の表面
にダメージを与えることがない。
Ａｌ膜（第１層目のアルミニウム膜）３１を形成する。
この場合に、１ｓｔＡｌ膜３１の形成に先だって、バリ
アメタルとしてのＴｉＮ膜（窒化チタン）３０を１００
ｎｍ程度の膜厚で形成し、これに連続してＡｌＳｉＣｕ
膜３１を０．４５μｍ程度の膜厚でスパッタにより形成
する。次に、フォトリソグラフィ処理により１ｓｔＡｌ
膜３１の形成部分に対応してレジストパターンを形成
し、ドライエッチング処理によりエッチングを行う。こ
のとき、ドライエッチング処理は、ＥＣＲ（Electron c
yclotron resonance）ドライエッチングを行うようにし
ている。なお、この場合において、ＥＣＲドライエッチ
ングを行っても、１ｓｔＡｌ膜３１以外の部分はＢＰＳ
Ｇ膜２９で覆われているので、シリコン基板２１の表面
にダメージを与えることがない。
【００４７】［プロセスＰ４］…層間絶縁膜形成工程
（前半） 続いて、下層の層間絶縁膜の形成工程として、次のよう
な順に複数の膜を形成する。まず、図６に示すように、
Ｐ−ＳｉＮ膜（プラズマ窒化膜）３３を成膜し（処理温
度は例えば３８０℃）、この後、第１ＴＥＯＳ（テトラ
エトキシシラン）膜３４をＣＶＤ法により膜厚０．２μ
ｍ程度を形成する（処理温度は例えば４２０℃）。次
に、図７に示すように、ＳＯＧ（spin on glass ）を塗
布し、ベークおよびエッチバック処理を行うことによ
り、ＳＯＧ３５でシリコン基板２１の表面の凹凸が多い
部分を平坦化するように埋める。
（前半） 続いて、下層の層間絶縁膜の形成工程として、次のよう
な順に複数の膜を形成する。まず、図６に示すように、
Ｐ−ＳｉＮ膜（プラズマ窒化膜）３３を成膜し（処理温
度は例えば３８０℃）、この後、第１ＴＥＯＳ（テトラ
エトキシシラン）膜３４をＣＶＤ法により膜厚０．２μ
ｍ程度を形成する（処理温度は例えば４２０℃）。次
に、図７に示すように、ＳＯＧ（spin on glass ）を塗
布し、ベークおよびエッチバック処理を行うことによ
り、ＳＯＧ３５でシリコン基板２１の表面の凹凸が多い
部分を平坦化するように埋める。
【００４８】そして、下層の層間絶縁膜に相当する第２
ａＴＥＯＳ膜３６をＣＶＤ法により膜厚０．３μｍ程度
を成膜する（処理温度は例えば４２０℃）。このときの
第２ａＴＥＯＳ膜３６の膜厚は、後工程で形成する第２
ｂＴＥＯＳ膜４０の膜厚との合成膜厚が従来工程におけ
る第２ＴＥＯＳ膜の膜厚（０．５μｍ程度）と同等とな
るように設定されている。
ａＴＥＯＳ膜３６をＣＶＤ法により膜厚０．３μｍ程度
を成膜する（処理温度は例えば４２０℃）。このときの
第２ａＴＥＯＳ膜３６の膜厚は、後工程で形成する第２
ｂＴＥＯＳ膜４０の膜厚との合成膜厚が従来工程におけ
る第２ＴＥＯＳ膜の膜厚（０．５μｍ程度）と同等とな
るように設定されている。
【００４９】［プロセスＰ５］…薄膜抵抗体形成工程 次に、図９に示すように、薄膜抵抗体としてのＣｒＳｉ
膜３７をスパッタにより１５ｎｍ程度の膜厚で成膜し、
フォトリソグラフィ処理によって薄膜抵抗体形成領域２
４の部分にフォトレジストをパターニングし、ドライエ
ッチング処理を行ってＣｒＳｉ膜３７の不要な部分を除
去する。このとき、ＣｒＳｉのドライエッチング処理で
は、ＣｒＳｉ膜３１がエッチングされたときに露出する
部分が第２ａＴＥＯＳ膜３６であるから、シリコン基板
２１のシリコン面が露出することがなく、ダメージを受
けることがない。
膜３７をスパッタにより１５ｎｍ程度の膜厚で成膜し、
フォトリソグラフィ処理によって薄膜抵抗体形成領域２
４の部分にフォトレジストをパターニングし、ドライエ
ッチング処理を行ってＣｒＳｉ膜３７の不要な部分を除
去する。このとき、ＣｒＳｉのドライエッチング処理で
は、ＣｒＳｉ膜３１がエッチングされたときに露出する
部分が第２ａＴＥＯＳ膜３６であるから、シリコン基板
２１のシリコン面が露出することがなく、ダメージを受
けることがない。
【００５０】［プロセスＰ６］…薄膜抵抗体用電極形成
工程 図１０に示すように、薄膜抵抗体３７が形成された状態
の面にバリアメタルとしてのＴｉＷ膜３８をスパッタに
より膜厚０．１μｍ程度成膜する。そして、これに続い
て、薄膜抵抗体用電極としてのＡｌＳｉ膜３９を膜厚
０．２μｍ程度成膜する。続いて、フォトリソグラフィ
処理を行って薄膜抵抗体３７の両端部に電極を形成する
ようにフォトレジストでパターニングする。
工程 図１０に示すように、薄膜抵抗体３７が形成された状態
の面にバリアメタルとしてのＴｉＷ膜３８をスパッタに
より膜厚０．１μｍ程度成膜する。そして、これに続い
て、薄膜抵抗体用電極としてのＡｌＳｉ膜３９を膜厚
０．２μｍ程度成膜する。続いて、フォトリソグラフィ
処理を行って薄膜抵抗体３７の両端部に電極を形成する
ようにフォトレジストでパターニングする。
【００５１】次に、ウェットエッチング処理によりＡｌ
Ｓｉ膜３９のエッチングを行う。このとき、エッチング
液としては燐酸と硝酸との混合液を用いているので、オ
ーバーエッチを行っても下側に形成されているＴｉＷ膜
３８をエッチオフすることがない。ＡｌＳｉ膜３９をエ
ッチング処理すると、これに続いてＳｉノジュールエッ
チング処理を行い、この後、ＴｉＷ膜３９のウェットエ
ッチング処理を行う。この場合にも、上述同様にして下
地のＣｒＳｉ膜３７をエッチオフすることがないので、
確実にパターニング処理を行うことができるようにな
る。なお、ＡｌＳｉ膜３９およびＴｉＷ膜３９のエッチ
ング処理では、同じフォトレジストのパターンを用いて
いるが、ＴｉＷ膜３８とＡｌＳｉ膜３９のエッチングレ
ートの違いにより、下層側のＴｉＷ膜３８の外周部分が
ＡｌＳｉ膜３９から露出するようにアンダーカットされ
た状態にエッチングされる。
Ｓｉ膜３９のエッチングを行う。このとき、エッチング
液としては燐酸と硝酸との混合液を用いているので、オ
ーバーエッチを行っても下側に形成されているＴｉＷ膜
３８をエッチオフすることがない。ＡｌＳｉ膜３９をエ
ッチング処理すると、これに続いてＳｉノジュールエッ
チング処理を行い、この後、ＴｉＷ膜３９のウェットエ
ッチング処理を行う。この場合にも、上述同様にして下
地のＣｒＳｉ膜３７をエッチオフすることがないので、
確実にパターニング処理を行うことができるようにな
る。なお、ＡｌＳｉ膜３９およびＴｉＷ膜３９のエッチ
ング処理では、同じフォトレジストのパターンを用いて
いるが、ＴｉＷ膜３８とＡｌＳｉ膜３９のエッチングレ
ートの違いにより、下層側のＴｉＷ膜３８の外周部分が
ＡｌＳｉ膜３９から露出するようにアンダーカットされ
た状態にエッチングされる。
【００５２】［プロセスＰ７］…層間絶縁膜形成工程
（後半） 図１１に示すように、上層の層間絶縁膜としての第２ｂ
ＴＥＯＳ膜４０をＣＶＤ法により膜厚０．３μｍ程度で
成膜する（処理温度は例えば４２０℃）。これにより、
薄膜抵抗体３７が第２ａＴＥＯＳ膜３６と第２ｂＴＥＯ
Ｓ膜４０との間に挟まれた状態に形成されたことにな
る。
（後半） 図１１に示すように、上層の層間絶縁膜としての第２ｂ
ＴＥＯＳ膜４０をＣＶＤ法により膜厚０．３μｍ程度で
成膜する（処理温度は例えば４２０℃）。これにより、
薄膜抵抗体３７が第２ａＴＥＯＳ膜３６と第２ｂＴＥＯ
Ｓ膜４０との間に挟まれた状態に形成されたことにな
る。
【００５３】［プロセスＰ８］…Ｖｉａ形成工程 図１２に示すように、フォトリソグラフィ処理により上
層の配線パターンとしての２ｎｄＡｌ膜４１との電気的
接続をとるためのコンタクトホールであるＶｉａを形成
する。このとき、Ｖｉａは、１ｓｔＡｌ膜上のＶｉａと
ＣｒＳｉ膜用のＡｌＳｉ膜のＶｉａを共に形成する。例
えば、薄膜抵抗体３７の電極であるＡｌＳｉ膜４２に対
してＶｉａ４０ａを形成すると共に、１ｓｔＡｌ膜３２
ａとの電気的接続をとるためのＶｉａ４０ｂを形成す
る。
層の配線パターンとしての２ｎｄＡｌ膜４１との電気的
接続をとるためのコンタクトホールであるＶｉａを形成
する。このとき、Ｖｉａは、１ｓｔＡｌ膜上のＶｉａと
ＣｒＳｉ膜用のＡｌＳｉ膜のＶｉａを共に形成する。例
えば、薄膜抵抗体３７の電極であるＡｌＳｉ膜４２に対
してＶｉａ４０ａを形成すると共に、１ｓｔＡｌ膜３２
ａとの電気的接続をとるためのＶｉａ４０ｂを形成す
る。
【００５４】［プロセスＰ９］…２ｎｄＡｌ膜形成工程 図１３に示すように、２ｎｄＡｌ膜としてのＡｌＳｉＣ
ｕ膜４１をスパッタにより膜厚０．９μｍ程度成膜す
る。続いて、フォトリソグラフィ処理により、電極形成
部分にフォトレジストのパターニングを行い、ＥＣＲド
ライエッチング処理によりエッチングを行う。このと
き、ＡｌＳｉＣｕ膜４１をエッチングした状態で露出す
るのは第２ｂＴＥＯＳ膜４０であるから、薄膜抵抗体３
７およびその電極３９に悪影響を及ぼすことがない。２
ｎｄＡｌ膜の配線パターンが形成されると、続いてシン
ター（処理温度は例えば４５０℃）を行う。
ｕ膜４１をスパッタにより膜厚０．９μｍ程度成膜す
る。続いて、フォトリソグラフィ処理により、電極形成
部分にフォトレジストのパターニングを行い、ＥＣＲド
ライエッチング処理によりエッチングを行う。このと
き、ＡｌＳｉＣｕ膜４１をエッチングした状態で露出す
るのは第２ｂＴＥＯＳ膜４０であるから、薄膜抵抗体３
７およびその電極３９に悪影響を及ぼすことがない。２
ｎｄＡｌ膜の配線パターンが形成されると、続いてシン
ター（処理温度は例えば４５０℃）を行う。
【００５５】［プロセスＰ１０］…パッシベーション膜
形成工程 最後に、図１４に示すように、全体にパッシベーション
膜としてのＰ−ＳｉＮ膜４２を形成する（処理温度は例
えば３８０℃）。以上のプロセスＰ１〜Ｐ１０を経るこ
とにより、他のプロセスにて行うエッチング処理などの
悪影響を受けたり及ぼしたりすることなく、薄膜抵抗体
３７を形成することができると共に、１ｓｔＡｌ膜３１
および２ｎｄＡｌ膜４１を形成することができるように
なる。なお、以上の処理の説明で判るように、薄膜抵抗
体であるＣｒＳｉ膜３７の形成工程の後の処理過程にお
いては、ＣｒＳｉの特性が劣化する５００℃以上の温度
では熱処理が行われないようになっている。
形成工程 最後に、図１４に示すように、全体にパッシベーション
膜としてのＰ−ＳｉＮ膜４２を形成する（処理温度は例
えば３８０℃）。以上のプロセスＰ１〜Ｐ１０を経るこ
とにより、他のプロセスにて行うエッチング処理などの
悪影響を受けたり及ぼしたりすることなく、薄膜抵抗体
３７を形成することができると共に、１ｓｔＡｌ膜３１
および２ｎｄＡｌ膜４１を形成することができるように
なる。なお、以上の処理の説明で判るように、薄膜抵抗
体であるＣｒＳｉ膜３７の形成工程の後の処理過程にお
いては、ＣｒＳｉの特性が劣化する５００℃以上の温度
では熱処理が行われないようになっている。
【００５６】このような本実施例によれば、第２ａＴＥ
ＯＳ膜３６の形成工程の後に薄膜抵抗体３７の形成工程
を設けているので、薄膜抵抗体３７を形成する際には、
シリコン基板２１の表面が露出しない状態で処理を行う
ことができ、これによって浅いｐｎ接合が形成される場
合でもコンタクトホール２９ａ部分を介してダメージを
受けることがなくなり、安定した処理を行うことができ
るようになる。
ＯＳ膜３６の形成工程の後に薄膜抵抗体３７の形成工程
を設けているので、薄膜抵抗体３７を形成する際には、
シリコン基板２１の表面が露出しない状態で処理を行う
ことができ、これによって浅いｐｎ接合が形成される場
合でもコンタクトホール２９ａ部分を介してダメージを
受けることがなくなり、安定した処理を行うことができ
るようになる。
【００５７】また、第２ｂＴＥＯＳ膜４０の形成工程の
後に２ｎｄＡｌ膜４１の形成工程を実施するようにした
ので、その処理過程で薄膜抵抗体３７にダメージを与え
ることがなくなり、安定した処理を行うことができるよ
うになる。
後に２ｎｄＡｌ膜４１の形成工程を実施するようにした
ので、その処理過程で薄膜抵抗体３７にダメージを与え
ることがなくなり、安定した処理を行うことができるよ
うになる。
【００５８】さらに、上述のように薄膜抵抗体３７の形
成工程は、コンタクトホール２９ａの形成工程の後の工
程中に行われるので、薄膜抵抗体３７が５００℃以上の
高温の熱処理の条件下にさらされることがなくなり、Ｃ
ｒＳｉ膜を変質させることなく安定した抵抗値の抵抗体
として形成することができるようになる。
成工程は、コンタクトホール２９ａの形成工程の後の工
程中に行われるので、薄膜抵抗体３７が５００℃以上の
高温の熱処理の条件下にさらされることがなくなり、Ｃ
ｒＳｉ膜を変質させることなく安定した抵抗値の抵抗体
として形成することができるようになる。
【００５９】加えて、薄膜抵抗体３７として、ＣｒＳｉ
膜を成膜してからフォトリソグラフィ処理を行う場合に
ＴｉＷ膜などのバリアメタルを設けることなくＣｒＳｉ
膜のみをドライエッチング処理により除去してパターニ
ングすることができるので、パターンの寸法精度を向上
させることができる。
膜を成膜してからフォトリソグラフィ処理を行う場合に
ＴｉＷ膜などのバリアメタルを設けることなくＣｒＳｉ
膜のみをドライエッチング処理により除去してパターニ
ングすることができるので、パターンの寸法精度を向上
させることができる。
【００６０】また、このような薄膜抵抗体３７の形成工
程を第２ａＴＥＯＳ膜３６および第２ｂＴＥＯＳ膜４０
の形成工程の間に実施するので、フォトリソグラフィ処
理工程の増加の度合を極力抑制することができる。
程を第２ａＴＥＯＳ膜３６および第２ｂＴＥＯＳ膜４０
の形成工程の間に実施するので、フォトリソグラフィ処
理工程の増加の度合を極力抑制することができる。
【００６１】本発明は、上記実施例にのみ限定されるも
のではなく、次のように変形また拡張できる。バリアメ
タルとしては、ＴｉＷ膜以外に、ＴｉＮ膜，Ｗ膜あるい
はＴｉ膜などを用いることができる。薄膜抵抗体として
は、ＣｒＳｉ膜以外に、ＮｉＣｒ膜などを用いることが
できる。その膜厚は、５〜２０ｎｍ程度に設定すること
ができる。薄膜抵抗体を形成する半導体装置全般に適用
することができる。
のではなく、次のように変形また拡張できる。バリアメ
タルとしては、ＴｉＷ膜以外に、ＴｉＮ膜，Ｗ膜あるい
はＴｉ膜などを用いることができる。薄膜抵抗体として
は、ＣｒＳｉ膜以外に、ＮｉＣｒ膜などを用いることが
できる。その膜厚は、５〜２０ｎｍ程度に設定すること
ができる。薄膜抵抗体を形成する半導体装置全般に適用
することができる。
【図１】本発明の一実施例を模式的に示した断面図
【図２】製造プロセスの流れの説明図
【図３】プロセスＰ１の終了時点での模式的断面図
【図４】プロセスＰ２の図３相当図
【図５】プロセスＰ３の図３相当図
【図６】プロセスＰ４の図３相当図（その１）
【図７】プロセスＰ４の図３相当図（その２）
【図８】プロセスＰ４の図３相当図（その３）
【図９】プロセスＰ５の図３相当図
【図１０】プロセスＰ６の図３相当図
【図１１】プロセスＰ７の図３相当図
【図１２】プロセスＰ８の図３相当図
【図１３】プロセスＰ９の図３相当図
【図１４】プロセスＰ１０の図３相当図
【図１５】従来例を示す工程の模式的断面図（その１）
【図１６】図１５相当図（その２）
【図１７】図１５相当図（その３）
【図１８】図１５相当図（その４）
【図１９】従来工程の適用を想定して不具合を説明する
図１５相当図（その１）
図１５相当図（その１）
【図２０】図１９相当図（その２）
【図２１】図１９相当図（その３）
【図２２】図１９相当図（その４）
【図２３】アルミニウムドライエッチングのオーバーエ
ッチング時間とＴｉＷ膜の残存厚さとの相関を示す図
（その１）
ッチング時間とＴｉＷ膜の残存厚さとの相関を示す図
（その１）
【図２４】図２３のデータを取得するためのサンプルの
模式的断面図
模式的断面図
【図２５】図２３相当図（その２）
【図２６】図２４相当図
図中、２１はシリコン基板、２１ａは基板層、２１ｂは
シリコン酸化膜、２１ｃは高不純物濃度ｎ形層、２１ｄ
は低不純物濃度ｎ形層、２２ａはシリコン酸化膜、２２
ｂは多結晶シリコン層、２３はＦＥＴ形成領域、２３ａ
はｐ形ウェル層、２４は薄膜抵抗体形成領域、２５ａは
ソース領域、２５ｂはドレイン領域、２６はゲート酸化
膜、２７はＬＯＣＯＳ膜、２８はゲート電極、２９はＢ
ＰＳＧ膜、３０はＴｉＮ膜、３１は１ｓｔＡｌ膜（下層
配線パターン）、３２ａ，３２ｂは配線パターン、３３
はＰ−ＳｉＮ膜、３４は第１ＴＥＯＳ膜、３５はＳＯ
Ｇ、３６は第２ａＴＥＯＳ膜（下層の層間絶縁膜）、３
７は薄膜抵抗体（ＣｒＳｉ膜）、３８はバリアメタル
（ＴｉＷ膜）、３９はＡｌＳｉ膜（薄膜抵抗体用電
極）、４０は第２ｂＴＥＯＳ膜（上層の層間絶縁膜）、
４１はＰ−ＳｉＮ膜である。
シリコン酸化膜、２１ｃは高不純物濃度ｎ形層、２１ｄ
は低不純物濃度ｎ形層、２２ａはシリコン酸化膜、２２
ｂは多結晶シリコン層、２３はＦＥＴ形成領域、２３ａ
はｐ形ウェル層、２４は薄膜抵抗体形成領域、２５ａは
ソース領域、２５ｂはドレイン領域、２６はゲート酸化
膜、２７はＬＯＣＯＳ膜、２８はゲート電極、２９はＢ
ＰＳＧ膜、３０はＴｉＮ膜、３１は１ｓｔＡｌ膜（下層
配線パターン）、３２ａ，３２ｂは配線パターン、３３
はＰ−ＳｉＮ膜、３４は第１ＴＥＯＳ膜、３５はＳＯ
Ｇ、３６は第２ａＴＥＯＳ膜（下層の層間絶縁膜）、３
７は薄膜抵抗体（ＣｒＳｉ膜）、３８はバリアメタル
（ＴｉＷ膜）、３９はＡｌＳｉ膜（薄膜抵抗体用電
極）、４０は第２ｂＴＥＯＳ膜（上層の層間絶縁膜）、
４１はＰ−ＳｉＮ膜である。
Claims (14)
- 【請求項１】 絶縁膜上に形成される薄膜抵抗体を有す
る多層配線構造の半導体装置において、 前記多層配線構造をなす下層配線パターンと上層配線パ
ターンとの間に積層される下層および上層の層間絶縁膜
を備え、 前記薄膜抵抗体は、前記下層および上層の層間絶縁膜の
間に形成されていることを特徴とする半導体装置。 - 【請求項２】 前記下層および上層の層間絶縁膜は、Ｔ
ＥＯＳ（テトラエトキシシラン）膜を含んで構成され、
そのＴＥＯＳ膜は少なくとも前記薄膜抵抗体を形成する
層を挟んで下層および上層の２層に分離するように形成
していることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記薄膜抵抗体は、ＣｒＳｉ系の抵抗体
材料の薄膜により構成されていることを特徴とする請求
項１または２記載の半導体装置。 - 【請求項４】 前記薄膜抵抗体は、前記上層の配線パタ
ーンに対して薄膜抵抗用のアルミニウム系電極を介して
電気的に接続されていることを特徴とする請求項１ない
し３のいずれかに記載の半導体装置。 - 【請求項５】 前記薄膜抵抗体と前記アルミニウム系電
極との間には、バリアメタル層が設けられていることを
特徴とする請求項４に記載の半導体装置。 - 【請求項６】 前記バリアメタル層は、ＴｉＷであるこ
とを特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記薄膜抵抗体は、上層の配線パターン
により下層の配線パターンとの間の電気的接続が行われ
るように構成されていることを特徴とする請求項１ない
し６のいずれかに記載の半導体装置。 - 【請求項８】 半導体基板上に薄膜抵抗体を形成する工
程を含んでなる半導体装置の製造方法において、 前記半導体基板上に第１の絶縁膜を形成する工程と、 この第１の絶縁膜により前記半導体基板の表面が覆われ
た状態で所定部位に前記薄膜抵抗体を形成する工程と、 第２の絶縁膜を形成する工程とを設けたことを特徴とす
る半導体装置の製造方法。 - 【請求項９】 前記下層および上層の層間絶縁膜として
ＴＥＯＳ膜を形成することを特徴とする請求項８記載の
半導体装置の製造方法。 - 【請求項１０】 前記薄膜抵抗体の形成工程において
は、薄膜抵抗体としてＣｒＳｉ膜を形成することを特徴
とする請求項８または９記載の半導体装置の製造方法。 - 【請求項１１】 前記上層の層間絶縁膜の形成工程に先
だって、前記薄膜抵抗体用のアルミニウム系電極を形成
する工程を設けたことを特徴とする請求項８ないし１０
のいずれかに記載の半導体装置。 - 【請求項１２】 前記薄膜抵抗体の形成工程において
は、前記薄膜抵抗体の形成に続いてバリアメタル層を形
成することを特徴とする請求項８ないし１１のいずれか
に記載の半導体装置の製造方法。 - 【請求項１３】 前記バリアメタル層としてＴｉＷ膜を
形成することをとくちょうとする請求項１２記載の半導
体装置の製造方法。 - 【請求項１４】 前記第２の絶縁膜の形成工程に続い
て、前記薄膜抵抗体との電気的接触を図るための開口部
を形成する工程を設け、 前記上層の配線パターンの形成工程において、前記薄膜
抵抗体と前記下層の配線パターンとの間の電気的接触を
得るようにしたことを特徴とする請求項８ないし１３の
いずれかに記載の半導体装置の製造方法。
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