JP4646891B2 - 半導体装置及びその製造方法 - Google Patents
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Description
また製造工程中の影響に関しては、例えば水素を遮断する機能をもつ金属配線層の下に配置されている抵抗体とそうでない抵抗体において到達する水素の量が変わるというように、金属配線層の配置に依存して影響を受ける。
tal oxide Semiconductor)トランジスタについてソース、ドレイン、チャネル濃度を同一にし、異なる不純物濃度、異なる導電型の複数種類のゲート電極を形成してそれらのゲート電極の仕事関数差を利用した電圧発生回路が特許文献1に開示されている。
特許文献1は高温でも安定動作するMOSトランジスタを用いた回路に関するものであるが、その回路で使用されるMOSトランジスタでは多結晶シリコンからなるゲート電極の抵抗値の変動がトランジスタのしきい値変動として現れる。さらにその回路には多結晶シリコンパターンからなる抵抗体も搭載されており、抵抗体の不純物濃度はゲート電極とは異なっているため、製造途中の水素の影響がそれぞれ異なり、受ける影響の度合いが異なる。
ゲート電極中の濃度上昇と共に仕事関数は増加するが、不純物濃度が5×1019/cm-3のときに仕事関数は最大となり、この値より不純物濃度が大きくなるにつれて仕事関数は減少する。多結晶シリコン中の不純物濃度が5×1019/cm-3よりも小さい、抵抗値が高い状態では、グレインバウンダリーに水素がトラップされやすく、抵抗値の変動が大きい。
多結晶シリコンパターンにおいて水素の影響を受けやすい状態の不純物濃度を使用する場合、そのプロセス中の影響を受けにくくするため、抵抗体上にプラズマ窒化膜と金属配線層を配置し、重なり面積を同じくしたものがある(例えば、特許文献2を参照。)。
また、抵抗体上の領域を金属配線層で覆うことによってその上に形成されたプラズマ窒化膜からの水素の影響を遮断する方法が開示されている(例えば、特許文献3を参照。)。
しかしいずれの場合も、抵抗体上の領域に金属配線層を自由に配置することができず、抵抗体上の領域は配線領域として自由な利用ができないという問題があった。
また、特許文献4には、半導体基板上に絶縁膜を介して形成された多結晶シリコンパターンと、当該多結晶シリコンパターン上を含んで半導体基板上に形成された層間絶縁膜と、当該層間絶縁膜上に形成された金属配線層を備えた半導体装置が記載されており、PMOSトランジスタのしきい値電圧制御性を確保するために、当該PMOSトランジスタ上にはシリコン窒化膜を形成しない技術も記載されている。
特許文献6には、層間絶縁膜間にシリコン窒化膜からなる保護膜を形成することによって遊離水素の拡散や水分の進入を阻止する技術が記載されている。
さらに、特許文献4には多結晶シリコン抵抗を電圧検出回路や低電圧発生回路に用い得る点が記載されており、特許文献7にはヒューズ素子の切断によって多結晶シリコン抵抗における所望の抵抗値を調整する技術がそれぞれ記載されている。
本発明は、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる半導体装置及びその製造方法を提供することを目的とする
ものである。
第1参考例として、上記抵抗体として、同じ多結晶シリコンからなり、その上部は上記層間絶縁膜上に形成された第1窒化膜で被われ、その第1窒化膜上に上記金属配線層が配置されている2種類のものを含み、上記抵抗体の上部かつ上記金属配線層の近傍領域での第1窒化膜及び第2窒化膜の存在の有無により、それらの抵抗体のシート抵抗値が異なっているようにしてもよい。
第2参考例として、上記抵抗体として、同じ多結晶シリコンからなり、その上部は上記層間絶縁膜上に形成された第1窒化膜で被われ、その第1窒化膜上又はその上部に上記金属配線層が配置されている2種類のものを含み、上記抵抗体の上部かつ上記金属配線層の近傍領域での第1窒化膜及び第2窒化膜の存在の有無、又は上記抵抗体の上部かつ上記金属配線層の下方の第1窒化膜及び第2窒化膜の存在の有無ことにより、それらの抵抗体のシート抵抗値が異なっているようにしてもよい。
第1、第2の参考例では第1窒化膜を設けない構成にすることもできる。
なお、以下の説明において、「抵抗値」の語は、単位が「Ω」で表わされるべきものを示す場合と、単位が「Ω/□」で表わされるべきものを示す場合の両方で使用されている。後者の場合は、「シート抵抗値」の意味である。
さらに、第1窒化膜と第2窒化膜の膜厚を異ならせることができ、多結晶シリコンパターンの不純物濃度にあわせて第1窒化膜と第2窒化膜の膜厚の膜厚比を選択することができる。これにより、多結晶シリコンパターンの不純物濃度に関係なく、金属配線層の有無に影響されない多結晶シリコンパターンを形成することができる。
さらに、前記第1窒化膜の膜厚を異ならせることにより、上部及び側面の第2窒化膜が除去された金属配線層の下部に形成されている抵抗体のシート抵抗値を変化させ、かつ他の抵抗体のシート抵抗値を変化させないように抵抗値を調整するようにしてもよい。
さらに、前記第1窒化膜を形成しない場合も含む。
P型シリコン基板(半導体基板)1に、P型不純物が導入されたPウエル領域(PW)3、及びN型不純物が導入されたNウエル領域(NW)5が形成されている。Pウエル領域3及びNウエル領域5はシリコン基板1の表面に形成された厚い酸化膜からなるフィールド酸化膜7とPウエル領域3中にP型不純物が導入されて形成されたPフィールドドープ領域4により素子分離されている。
N+ゲート電極11上、P+ゲート電極13上、N型拡散層17上、P型拡散層19上、及び低抵抗多結晶シリコン膜25上の所定の領域の層間絶縁膜27及び第1窒化膜29に、電気的に接続するためのコンタクトホールが形成されている。図1ではコンタクトホールの一部は図示されていない。
第2窒化膜33上にTEOS(tetra ethy1 ortho silicate)膜を形成し、続いてSOG膜を塗布する。SOG膜の表面は平坦である。この積層膜をエッチバックし最も高い位置にある第1配線層31の一部が露出したところでエッチバックを終了し、平坦化工程を完了する。この平坦化された絶縁膜を35aとして表示している。さらにその上に、TEOS膜を形成した膜からなるメタル−メタル間層間絶縁膜35bが形成されている。絶縁膜35aと絶縁膜35bを合わせたものを層間絶縁膜35と呼ぶ。第1金属配線層31上の層間絶縁膜35の所定の領域に、第1金属配線層31と第2金属配線層37を電気的に接続するためのスルーホールが形成されている。図1ではスルーホールの一部は図示されていない。層間絶縁膜35はTEOS膜とSOG膜の積層膜に限定されるものではなく、例えば、SOG膜上にTEOS膜、NSG膜やBPSG膜などの絶縁膜をさらに備えているものなど、他の構成であってもよい。
層間絶縁膜35上及び第2金属配線層37上に、パッシベーション保護膜として、例えばプラズマ窒化膜39が約1000nm程度の膜厚で形成されている。パッシベーション保護膜は酸化膜と窒化膜の積層構造であってもよい。
(1)シリコン基板1に対して、NMOSトランジスタ形成領域にPウエル領域3を形成し、PMOSトランジスタ形成領域にNウエル領域5を形成した後、シリコン基板1の表面に、周知技術のLOCOS(local oxidation of silicon)法によりフィールド酸化膜7を形成し、イオン注入法によりPウエル領域3中の所定の領域にPフィールドドープ領域4を形成する。
抵抗体23はP型不純物を導入した多結晶シリコン膜でも実現でき、その場合はP型不純物として例えばボロンを導入すればよい。抵抗体23の不純物濃度の制御は、N型拡散層17又はP型拡散層19の低濃度拡散層を形成するためのイオン注入と同時に行なってもよいし、専用のイオン注入により行なってもよい。また、多結晶シリコン膜をパターニングする前にイオン注入を行なって抵抗体23の不純物濃度の制御を行なってもよい。
写真製版技術及びエッチング技術により、第1窒化膜29及び層間絶縁膜27の所定の領域にコンタクトホールを形成する。このとき、ECR(Electron Cyclotron Resonance)エッチングで例えばCF4とCHF3のガスを用いることにより、特別な処理をしなくても第1窒化膜29及び層間絶縁膜27を一度に除去してコンタクトホールを形成できる。
第1窒化膜29上及びコンタクトホール内に、下層側から順に、膜厚が40nm程度のチタンなどのバリアメタル、膜厚800から1000nm程度のCuなどを含むアルミニウム合金をスパッタ法により堆積し、積層金属膜31aを形成する(図2(C)参照。)。
平坦化後、さらにTEOS膜からなる絶縁膜35bを6000Å堆積させ積層された層間絶縁膜35を形成する。第1金属配線層31上の層間絶縁膜35の所定の領域にスルーホールを形成する。その後、スパッタ法によりAlSiCu膜を1500nm程度の膜厚に堆積し、写真製版技術及びエッチング技術によりAlSiCu膜をパターニングして第2金属配線層37を形成する。
最後に、パッシベーション保護膜として、例えばプラズマCVD法により、1000nm程度のプラズマ窒化膜39を形成する(図1参照。)。ここではパッシベーション保護膜としてプラズマ窒化膜39を形成しているが、パッシベーション膜は酸化膜と窒化膜の積層膜であってもよい。
この結果から、多結晶シリコン−金属配線層間絶縁膜上に形成されている金属配線層がシリコン窒化膜で覆われているようにすれば、上層に金属配線層があるかないかにかかわらず、多結晶シリコンパターンの抵抗値を同じにすることができることがわかる。これにより、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる。
図4から、第二窒化膜層が100nm以上のときに、上部の金属配線層に影響されず抵抗値はほぼ同じ値となることがわかる。
図5から、第二窒化膜層が60nm以上のときに、上部の金属配線層に影響されず抵抗値はほぼ同じ値となることがわかる。
図6から、第二窒化膜層が80nm以上のときに、上部の金属配線層に影響されず抵抗値はほぼ同じ値となることがわかる。
この実施例では、フィールド酸化膜7上に図1の抵抗素子21と同じ構造をもつ3つの抵抗素子21a,21b,21cが形成されている。
抵抗素子21a上及び抵抗素子21c上に層間絶縁膜27及び第1窒化膜29を介して第1金属配線層31が形成されている。
抵抗素子21c上の第1金属配線層31の近傍領域において第1金属配線層31下の第1窒化膜29を除いて第1金属配線層31の周囲の第1窒化膜29及び第2窒化膜33が除去されているので、抵抗素子21cの抵抗体23について、抵抗素子21a及び21bとは不純物濃度が同じであっても抵抗値を異ならせることができる。
第1窒化膜29の膜厚を変化させることにより、抵抗素子21a及び21bの抵抗値に変化を与えることなく抵抗素子21cの抵抗値を変化させることができる。
図10では、N型拡散層17上の層間絶縁膜27及び第1窒化膜29に形成されたコンタクトホール28を図示している。コンタクトホール28内及びコンタクトホール28近傍の第1窒化膜29上に金属配線層31と同時に形成された金属配線層31aが形成されている。N型拡散層17の形成領域にはフィールド酸化膜7が形成されていないので、N型拡散層17上の層間絶縁膜27の上面はフィールド酸化膜7上の層間絶縁膜27の上面に比べて低い位置に形成されている。さらに、コンタクトホール28近傍の金属配線層31aの上面はフィールド酸化膜7上の領域に形成されている金属配線層31の上面に比べて低い位置に形成されている。
さらに、第1金属配線層31の上面と側面の一部の第2窒化膜33が除去されている。第1金属配線層31の上面と側面の一部の第2窒化膜33は、TEOS膜を形成し、さらにその上にSOG膜を塗布した後、SOG膜に対してエッチバック処理を施してSOG膜を平坦化して絶縁膜35aを形成するのと同時に除去することができる。
また、第1金属配線層31下には第1窒化膜29が形成されているので、抵抗体23の安定化及びMOSトランジスタのしきい値変動を防止することができる。さらに、第1窒化膜29と第2窒化膜33の膜厚をそれぞれ制御することができるので、第1窒化膜29及び第2窒化膜33について多結晶シリコンパターンの抵抗値に合わせた最適な膜厚を得ることができる。
この実施例では、抵抗素子21上、PMOSトランジスタ上及びNMOSトランジスタ上に例えば膜厚が5〜80nm程度の熱酸化膜41が形成されている。抵抗素子21上及びNMOSトランジスタ上の熱酸化膜41上に例えば膜厚が5〜30nmの第3窒化膜43が形成されている。第3窒化膜43はPMOSトランジスタの形成領域には形成されてない。ただし、PMOSトランジスタ上にも第3窒化膜43が形成されていてもよい。
さらに、PMOSトランジスタ上には第3窒化膜43が形成されていないので、PMOSトランジスタのトラップ準位を安定させることができ、PMSOトランジスタのしきい値電圧制御性を低下させることはない。
Pウエル領域3に4つのMOSトランジスタ領域が設けられており、各トランジスタ領域には、N型拡散層17の対がそれぞれ形成されており、ゲート酸化膜9を介して、リン拡散されたN−ゲート電極45、リン拡散されたN−ゲート電極47、ボロン拡散されたP+ゲート電極49、ボロン拡散されたP−ゲート電極51が形成されている。各ゲート電極の不純物濃度は、例えば、N−ゲート電極45が7×1018/cm3〜5×1019/cm3、N−ゲート電極47が7×1018/cm3〜5×1019/cm3、P+ゲート電極49が2×1019/cm3〜1×1020/cm3、P−ゲート電極51が1×1018/cm3〜2×1019/cm3である。
Nウエル領域5に、P型拡散層19の対がそれぞれ形成されており、ゲート酸化膜9を介して、リン拡散されたN+ゲート電極53が形成されている。N+ゲート電極53の不純物濃度は、例えば1×1020/cm3以上である。
図13から、NMOSトランジスタにおいてゲート電極の抵抗値の変化がしきい値電圧に大きな影響を与えることがわかる。
この実施例では、図1を参照して説明した実施例と同様に、第1窒化膜29及び第2窒化膜が形成されているので、多結晶シリコンパターンの抵抗値を同じにすることができ、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に第1金属配線層を配置できる。
直流電源75からの電源を負荷77に安定して供給すべく、定電圧発生回路79が設けられている。定電圧発生回路79は、直流電源75が接続される入力端子(Vbat)81、基準電圧発生回路(Vref)83、演算増幅器(比較回路)85、出力ドライバを構成するPチャネルMOSトランジスタ(以下、PMOSトランジスタと略記する)87、分割抵抗素子R1,R2及び出力端子(Vout)89を備えている。
電圧検出回路91において、符号85は演算増幅器で、その反転入力端子(−)に基準電圧発生回路83が接続され、基準電圧Vrefが印加される。入力端子(Vsens)93から入力される測定すべき端子の電圧が分割抵抗素子R1とR2によって分割されて演算増幅器85の非反転入力端子(+)に入力される。演算増幅器85の出力は出力端子(Vout)95を介して外部に出力される。
図17及び図18は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図17はヒューズ素子部分のレイアウト例を示し、図18は抵抗素子部分のレイアウト例を示す。
抵抗素子RT0,RT1,…,RTmの値は抵抗素子Rbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子RTnの抵抗値は、抵抗素子RT0の抵抗値を単位値とし、その単位値の2n倍である。
図17及び図18において、符号A−A間、符号B−B間、符号C−C間、符号D−D、符号E−E、符号F−F及び符号G−G間はそれぞれ金属配線パターン96により電気的に接続されている。
このような分割抵抗回路では、任意のヒューズ素子RL0,RL1,…,RLmをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
本発明を適用した分割抵抗回路によれば分割抵抗回路の設計の自由度を向上させることができるので、定電圧発生回路79の設計の自由度を向上させることができる。
本発明を適用した分割抵抗回路によれば分割抵抗回路の設計の自由度を向上させることができるので、電圧検出回路91の設計の自由度を向上させることができる。
また、本発明の半導体装置を構成する多結晶シリコンパターンが適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。
3 Pウエル領域(PW)
4 Pフィールドドープ領域
5 Nウエル領域(NW)
7 フィールド酸化膜
9 ゲート酸化膜
11 N+ゲート電極
13 P+ゲート電極
15 サイドウォール
17 N型拡散層
19 P型拡散層
21,21a,21b,21c 抵抗素子
23 抵抗体
25 低抵抗多結晶シリコン膜
27 層間絶縁膜
28 コンタクトホール
29 第1窒化膜
31,31a 第1金属配線層
33 第2窒化膜
35 メタルーメタル間層間絶縁膜
35a,35b 絶縁膜
37 第2金属配線層
39 プラズマ窒化膜
41 熱酸化膜
43 第3窒化膜
75 直流電源
77 負荷
79 定電圧発生回路
81 入力端子
83 基準電圧発生回路
85 演算増幅器
87 PチャネルMOSトランジスタ
89 出力端子
91 電圧検出回路
93 入力端子
95 出力端子
96 金属配線パターン
R1,R2 分割抵抗素子
Rbottom,RT0,RT1,…,RTm,Rtop 抵抗素子
RL0,RL1,…,RLm ヒューズ素子
NodeL,NodeM 端子
Claims (4)
- 半導体基板上に絶縁膜を介して形成された多結晶シリコンパターンからなる抵抗体と、多結晶シリコンパターン上を含んで半導体基板上に形成された層間絶縁膜と、その層間絶縁膜上に形成された金属配線層を備えた半導体装置において、
前記抵抗体として、同じ多結晶シリコンからなり、その上部に前記金属配線層が配置されているものと配置されていないものとを含み、
両抵抗体の上部は前記層間絶縁膜上に形成された第1窒化膜で被われており、
抵抗体の上部に配置されている金属配線層は第1窒化膜上に形成され、抵抗体の上部かつ前記金属配線層の近傍領域での第1窒化膜直上に第2窒化膜が存在しており、
上部に金属配線層が配置されていない前記抵抗体のシート抵抗値が10 3 Ω/□台であり、第1窒化膜の膜厚が5nm以上であり、第2窒化膜の膜厚が20nm以上で第1窒化膜の膜厚に応じて設定されていることにより、上部に前記金属配線層が配置されている抵抗体のシート抵抗値と上部に前記金属配線層が配置されていない抵抗体のシート抵抗値が等しくなっていることを特徴とする半導体装置。 - 前記第1窒化膜と前記第2窒化膜の膜厚が異なっている請求項1に記載の半導体装置。
- 前記多結晶シリコンパターンと前記層間絶縁膜の間に、前記多結晶シリコンパターン側から順に酸化膜、第3窒化膜からなる積層膜をさらに備えている請求項1又は2に記載の半導体装置。
- 請求項1に記載の半導体装置を製造する方法において、
半導体基板上に絶縁膜を介して多結晶シリコンパターンからなる複数の抵抗体を形成する工程と、
前記多結晶シリコンパターン上を含んで前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第1窒化膜を形成する工程と、
前記第1窒化膜上に金属膜を形成し、その金属膜をパターニングして一部の前記抵抗体上部に金属配線層を形成する工程と、
前記金属配線層上を含んで前記第1窒化膜上に第2窒化膜を形成する工程と、を含むことを特徴とする製造方法。
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