JP4744103B2 - 抵抗素子を含む半導体装置及びその製造方法 - Google Patents
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Description
本発明は、抵抗素子を含む半導体装置及びその製造方法に関し、特に半導体基板の表層部に形成した不純物拡散領域を抵抗素子として使用する半導体装置及びその製造方法に関する。
半導体集積回路に抵抗素子が使用されている。例えば、入出力回路において、内部回路を静電破壊から保護する目的で、ＭＯＳ型電界効果トランジスタと抵抗素子で保護回路が構成される。半導体集積回路では、一般的に、電界効果トランジスタのゲート電極と同時に形成される多結晶シリコン等からなる導電膜抵抗素子や、電界効果トランジスタのソース及びドレイン拡散層と同時に形成される拡散層抵抗素子が使用される。電界効果トランジスタの性能の観点から、ゲート電極やソース及びドレイン拡散層の抵抗は低いことが好ましい。このため、ゲート電極と同時に形成される導電膜や、ソース及びドレイン拡散層と同時に形成される拡散層は、高抵抗の抵抗素子に適さない。
下記の特許文献１に、シャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜の直下のウェル領域を利用して高抵抗素子を実現する方法が開示されている。
図５に、特許文献１に開示された抵抗素子の断面図を示す。ｐ型シリコン基板１００の表層部に、ｎ型ウェル１０１が形成されている。ｎ型ウェル１０１内にｐ型ウェル１０２が形成されている。ｐ型ウェル１０２は、ＮＭＯＳトランジスタが配置されるｐ型ウェルと同時に形成される。基板表面に素子分離絶縁膜１０３が形成され、ｐ型ウェル１０２の表面の相互に異なる２箇所に活性領域が画定されている。２箇所の活性領域の表層部に、それぞれｐ型拡散層１０４及び１０５が形成されている。ｐ型ウェル１０２が、ｐ型拡散層１０４及び１０５を電流の流出入部とする抵抗素子を構成する。
図５に、特許文献１に開示された抵抗素子の断面図を示す。ｐ型シリコン基板１００の表層部に、ｎ型ウェル１０１が形成されている。ｎ型ウェル１０１内にｐ型ウェル１０２が形成されている。ｐ型ウェル１０２は、ＮＭＯＳトランジスタが配置されるｐ型ウェルと同時に形成される。基板表面に素子分離絶縁膜１０３が形成され、ｐ型ウェル１０２の表面の相互に異なる２箇所に活性領域が画定されている。２箇所の活性領域の表層部に、それぞれｐ型拡散層１０４及び１０５が形成されている。ｐ型ウェル１０２が、ｐ型拡散層１０４及び１０５を電流の流出入部とする抵抗素子を構成する。
図５に示した抵抗素子の形成方法について簡単に説明する。シリコン基板１００の上に、窒化シリコン等からなるマスクパターンを形成する。このマスクパターンをエッチングマスクとしてシリコン基板１００をエッチングし、シャロートレンチを形成する。シリコン基板１００上に酸化シリコン膜を堆積させるとともに、シャロートレンチ内に酸化シリコン膜を充填する。
この酸化シリコン膜を化学機械研磨（ＣＭＰ）し、マスクパターンを露出させる。シャロートレンチ内に残った酸化シリコンが素子分離絶縁膜１０３を構成する。露出したマスクパターンを除去した後、ｎ型ウェル１０１、ｐ型ウェル１０２、ｐ型拡散層１０４及び１０５を形成するためのイオン注入を行う。
素子分離絶縁膜１０３の配置される領域が広くなると、酸化シリコンと窒化シリコンとの研磨速度の違いにより、ＣＭＰ後の表面の平坦性が低下する。平坦性の低下を防止するために、素子分離絶縁膜１０３の領域内に、ダミー活性領域が配置される。このダミー活性領域は、パターン設計時にＣＡＤで自動生成される。
図６に、ダミーの活性領域１０６が配置された抵抗素子の断面図を示す。ｐ型ウェル１０２内に複数の活性領域１０６が配置されている。
ウェル形成のためのイオン注入時に、素子分離絶縁膜１０３の直下の領域には、素子分離絶縁膜１０３を通して不純物イオンが注入され、活性領域には、素子分離絶縁膜１０３を通すことなく不純物イオンが注入される。チャネリングの影響により、素子分離絶縁膜１０３の直下の領域よりも、活性領域１０６内の方が、ウェルが深くなる。
ウェル形成のためのイオン注入時に、素子分離絶縁膜１０３の直下の領域には、素子分離絶縁膜１０３を通して不純物イオンが注入され、活性領域には、素子分離絶縁膜１０３を通すことなく不純物イオンが注入される。チャネリングの影響により、素子分離絶縁膜１０３の直下の領域よりも、活性領域１０６内の方が、ウェルが深くなる。
図７に、深さ方向の不純物濃度分布の一例を示す。横軸は深さ方向の位置を単位「μｍ」で表し、縦軸は不純物濃度を単位「ｃｍ−３」で表す。実線ａは、素子分離絶縁膜が形成されている領域の不純物濃度分布を示し、実線ｂは、活性領域内の不純物濃度分布を示す。深さ約０．０４μｍの位置が、活性領域の表面に相当し、深さ約０．３μｍの位置が、素子分離絶縁膜とシリコン基板との界面に相当する。素子分離絶縁膜の直下よりも、活性領域内において、不純物がより深い位置まで到達していることがわかる。
活性領域１０６内のｐ型ウェル１０２は、素子分離絶縁膜１０３の直下のｐ型ウェル１０２に比べて、素子分離絶縁膜１０３の厚さ分と、チャネリング効果による深さの増加分だけ厚くなる。このため、ｐ型拡散層１０４と１０５とを両端とする抵抗素子の抵抗値が、設計者の意図した抵抗値よりも低くなってしまう。また、厚さの異なる領域が混在するため、所望の抵抗値を得るための回路配置設計が煩雑になる。
本発明の目的は、所望の抵抗値を得ることが容易な抵抗素子を含む半導体装置及びその製造方法を提供することである。
本発明の一観点によると、
半導体基板の第１の導電型の表層部に形成され、該第１導電型とは反対の第２導電型を有する第１のウェルと、
前記第１のウェルに接続され、該第１のウェルに、基板面に平行な方向に電流を流すための一対の電流出入部と、
前記一対の電流出入部の間に配置され、前記第１のウェルよりも浅い第１導電型の第２のウェルと、
前記第１のウェルの表面の少なくとも一部を覆う素子分離絶縁膜であって、前記一対の電流出入部の間に、該素子分離絶縁膜が形成されていない領域を画定する前記素子分離絶縁膜と
を有し、
前記第２のウェルは、前記素子分離絶縁膜の底面よりも深い位置まで達し、前記領域は、前記第２のウェル内に配置されている半導体装置が提供される。
半導体基板の第１の導電型の表層部に形成され、該第１導電型とは反対の第２導電型を有する第１のウェルと、
前記第１のウェルに接続され、該第１のウェルに、基板面に平行な方向に電流を流すための一対の電流出入部と、
前記一対の電流出入部の間に配置され、前記第１のウェルよりも浅い第１導電型の第２のウェルと、
前記第１のウェルの表面の少なくとも一部を覆う素子分離絶縁膜であって、前記一対の電流出入部の間に、該素子分離絶縁膜が形成されていない領域を画定する前記素子分離絶縁膜と
を有し、
前記第２のウェルは、前記素子分離絶縁膜の底面よりも深い位置まで達し、前記領域は、前記第２のウェル内に配置されている半導体装置が提供される。
本発明の他の観点によると、
半導体基板の第１の導電型の表層部に形成され、該第１導電型とは反対の第２導電型を有する第１のウェルと、
前記第１のウェルに接続され、該第１のウェルに、基板面に平行な方向に電流を流すための一対の電流出入部と、
前記一対の電流出入部の間に配置され、前記第１のウェルよりも浅い第１導電型の第２のウェルと
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板の表面に、活性領域となる領域を覆うマスクパターンを形成する工程と、
（ｂ）前記マスクパターンをエッチングマスクとして前記半導体基板の表層部をエッチングし、シャロートレンチを形成する工程と、
（ｃ）前記シャロートレンチ内に絶縁膜を充填するとともに、前記マスクパターン上に絶縁膜を堆積させる工程と、
（ｄ）前記マスクパターンが露出するまで前記絶縁膜を研磨し、前記シャロートレンチ内に前記絶縁膜の一部を残すことにより、素子分離絶縁膜を形成する工程と、
（ｅ）前記第１及び第２のウェルを形成するためのイオン注入を行う工程と、
（ｆ）前記イオン注入後、前記マスクパターンを除去する工程と
を有し、
前記工程ａにおいて、前記第１のウェルの表面の少なくとも一部を前記素子分離絶縁膜が覆い、前記一対の電流出入部の間に、該素子分離絶縁膜が形成されない領域が配置されるパターンを有する前記マスクパターンを形成し、
前記工程ｅにおいて、前記第２のウェルが、前記素子分離絶縁膜の底面よりも深い位置まで達する条件でイオン注入を行う半導体装置の製造方法が提供される。
半導体基板の第１の導電型の表層部に形成され、該第１導電型とは反対の第２導電型を有する第１のウェルと、
前記第１のウェルに接続され、該第１のウェルに、基板面に平行な方向に電流を流すための一対の電流出入部と、
前記一対の電流出入部の間に配置され、前記第１のウェルよりも浅い第１導電型の第２のウェルと
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板の表面に、活性領域となる領域を覆うマスクパターンを形成する工程と、
（ｂ）前記マスクパターンをエッチングマスクとして前記半導体基板の表層部をエッチングし、シャロートレンチを形成する工程と、
（ｃ）前記シャロートレンチ内に絶縁膜を充填するとともに、前記マスクパターン上に絶縁膜を堆積させる工程と、
（ｄ）前記マスクパターンが露出するまで前記絶縁膜を研磨し、前記シャロートレンチ内に前記絶縁膜の一部を残すことにより、素子分離絶縁膜を形成する工程と、
（ｅ）前記第１及び第２のウェルを形成するためのイオン注入を行う工程と、
（ｆ）前記イオン注入後、前記マスクパターンを除去する工程と
を有し、
前記工程ａにおいて、前記第１のウェルの表面の少なくとも一部を前記素子分離絶縁膜が覆い、前記一対の電流出入部の間に、該素子分離絶縁膜が形成されない領域が配置されるパターンを有する前記マスクパターンを形成し、
前記工程ｅにおいて、前記第２のウェルが、前記素子分離絶縁膜の底面よりも深い位置まで達する条件でイオン注入を行う半導体装置の製造方法が提供される。
第２のウェルの底面と第１のウェルの底面との間の第２導電型の領域が抵抗素子として作用する。基板の表面に接する領域を電流が流れないため、抵抗素子の抵抗値が、基板表面の素子分離絶縁膜や活性領域の配置の影響を受けない。
マスクパターンが配置された状態で、第１及び第２のウェルを形成するためのイオン注入が行われるため、素子分離絶縁膜の形成されていない領域において、チャネリング現象を抑制することができる。
図１（Ａ）に、第１の実施例による半導体装置の断面図を示す。半導体基板１に、抵抗素子領域Ｒと、トランジスタ領域Ｔとが画定されている。図１（Ｂ）に、図１（Ａ）の抵抗素子領域Ｒの平面図を示す。図１（Ｂ）の一点鎖線Ａ１−Ａ１における断面図が図１（Ａ）の抵抗素子領域Ｒに相当する。
図１（Ａ）に示すように、ｐ型シリコンからなる半導体基板１の表面上にＳＴＩ構造の素子分離絶縁膜２が形成され、複数の活性領域画定されている。半導体基板１の表層部にｎ型の深いウェル３が形成されている。深いウェル３の両端に、それぞれｎ型不純物拡散領域で構成された電流出入部４及び５が形成されている。電流出入部４及び５は、深いウェル３と部分的に重なり、深いウェル３とオーミック接続されている。電流出入部４及び５の表面に、それぞれ活性領域６及び７が配置されている。
電流出入部４と５との間に、素子分離絶縁膜２の底面よりも深い位置まで達し、かつ深いウェル３よりも浅いｐ型の浅いウェル９が形成されている。浅いウェル９の表面に複数のダミー活性領域１０が配置されている。浅いウェル９の底面と、深いウェル３の底面とに挟まれたｎ型の領域が、基板面に平行な方向に電流を流す抵抗素子８を構成している。電流出入部４及び５が、この抵抗素子８に電流を流す端子となる。
ＭＯＳトランジスタ領域Ｔ内にｐ型ウェル１２が形成されている。ｐ型ウェル１２の表面に画定された活性領域に、ＮＭＯＳトランジスタ１５が形成されている。ＮＭＯＳトランジスタ１５は、ソース領域１５Ｓ、ドレイン領域１５Ｄ、ゲート酸化膜１５Ｉ、ゲート電極１５Ｇ、及びチャネル拡散層１５Ｃを含んで構成される。抵抗素子領域Ｒ内のダミー活性領域１０の表層部に、チャネル拡散層１５Ｃへのイオン注入と同時に不純物イオンが注入された不純物拡散層１１が形成されている。
図１（Ｂ）に示すように、一方の電流出入部４、浅いウェル９、及び他方の電流出入部５が、図の横方向にこの順番に並んで配置されている。深いウェル３は、一方の電流出入部４の内部から、浅いウェル９内を経由して他方の電流出入部５の内部まで達している。電流出入部４及び５内に、それぞれ活性領域６及び７が配置されている。浅いウェル９内に、複数のダミー活性領域１０が配置されている。
図１（Ｂ）では、電流が流れる方向に直交する方向（図１（Ｂ）の縦方向）に関して、浅いウェル９が深いウェル３よりも広い構成とされているが、深いウェル３が浅いウェル９よりも幅の広い構成としてもよい。ただし、ダミー活性領域１０は浅いウェル９内にのみ配置される。すなわち、浅いウェル９よりも外側の深いウェル３内には、ダミー活性領域１０が配置されない。
図２（Ａ）〜図２（Ｆ）を参照して、第１の実施例による半導体装置の製造方法について説明する。
図２（Ａ）に示すように、ｐ型シリコンからなる半導体基板１の表面を熱酸化することにより、厚さ１０ｎｍの酸化シリコン膜２０を形成する。酸化シリコン膜２０の上に、窒化シリコンからなる厚さ１１５ｎｍのマスクパターン２１を形成する。マスクパターン２１は、化学気相成長（ＣＶＤ）により窒化シリコン膜を形成した後、ＣＦ４系ガスを用いた反応性イオンエッチング（ＲＩＥ）を用いてパターニングすることにより形成される。マスクパターン２１は、活性領域となる領域を覆う。
図２（Ａ）に示すように、ｐ型シリコンからなる半導体基板１の表面を熱酸化することにより、厚さ１０ｎｍの酸化シリコン膜２０を形成する。酸化シリコン膜２０の上に、窒化シリコンからなる厚さ１１５ｎｍのマスクパターン２１を形成する。マスクパターン２１は、化学気相成長（ＣＶＤ）により窒化シリコン膜を形成した後、ＣＦ４系ガスを用いた反応性イオンエッチング（ＲＩＥ）を用いてパターニングすることにより形成される。マスクパターン２１は、活性領域となる領域を覆う。
図２（Ｂ）に示すように、マスクパターン２１をマスクとして酸化シリコン膜２０及び半導体基板１の表層部をエッチングし、深さ２８０ｎｍのシャロートレンチ２２を形成する。半導体基板１のエッチングは、ＨＢｒとＯ２とを含むガスを用いたＲＩＥにより行う。
図２（Ｃ）に示す状態に至るまでの工程を説明する。シャロートレンチ２２内が酸化シリコン膜で充填されるように、半導体基板１の上に酸化シリコン膜を堆積させる。マスクパターン２１が露出するまで酸化シリコン膜を化学機械研磨して、表面を平坦化する。図１（Ａ）に示した抵抗素子領域Ｒ内にダミー活性領域１０が配置されているため、窒化シリコンと酸化シリコンとの研磨速度の相違に起因する平坦性の低下が防止される。シャロートレンチ２２内に残った酸化シリコン膜が、素子分離絶縁膜２になる。
ダミー活性領域１０は、化学機械研磨後の表面の平坦性を確保するために配置されたものであり、半導体基板１上に形成された電子回路の電気的な動作には何ら関与しない。ダミー活性領域１０の表面には、ＭＯＳトランジスタ等の半導体能動素子や電気抵抗等の受動素子が形成されない。また、ダミー活性領域１０の表面は、その全面において絶縁膜に接触する。
図２（Ｄ）に示すように、浅いウェル９及びｐ型ウェル１２を形成する領域に開口を有するレジストパターン２５を形成する。レジストパターン２５をマスクとし、加速エネルギ１５０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でボロンのイオン注入を行う。これにより、ｐ型の浅いウェル９及びＮＭＯＳトランジスタを収容するためのｐ型ウェル１２が形成される。同じレジストパターン２５をマスクとして用いて、ＮＭＯＳトランジスタのチャネル濃度調整用のボロンのイオン注入を行う。これにより、ｐ型ウェル１２の表層部にチャネル拡散層１５Ｃが形成される。同時に、浅いウェル９の表層部に、深い領域に比べて相対的にボロンの濃度の高い不純物拡散層１１が形成される。ボロンのイオン注入後、レジストパターン２５を除去する。
図２（Ｅ）に示すように、電流出入部４及び５を形成する領域に開口を有するレジストパターン２６を形成する。レジストパターン２６をマスクとして、加速エネルギ３６０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、リンのイオン注入を行う。これにより、ｎ型の拡散領域である電流出入部４及び５が形成される。このイオン注入と同時に、ＰＭＯＳトランジスタを収容するためのｎ型ウェル等が形成される。必要に応じて、ＰＭＯＳトランジスタのチャネル拡散層形成のためのイオン注入を行う。リンのイオン注入後、レジストパターン２６を除去する。
図２（Ｆ）に示すように、深いウェル３を形成する領域に開口を有するレジストパターン２７を形成する。レジストパターン２７をマスクとして、加速エネルギ７００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２の条件で、リンのイオン注入を行う。これにより、ｎ型の深いウェル３が形成される。リンのイオン注入後、レジストパターン２７を除去する。イオン注入した不純物を活性化させるための熱処理を行う。
熱リン酸を用いて、マスクパターン２１を除去する。周知の方法により、ｐ型ウェル１２内に、図１（Ａ）に示したＮＭＯＳトランジスタ１５を形成する。ＮＭＯＳトランジスタ１５の形成工程で、素子分離絶縁膜２の表層部がエッチングされ、素子分離絶縁膜２と、活性領域６、７、及びダミー活性領域１０との境界の段差が小さくなる。
上記第１の実施例では、図１（Ａ）に示すように、浅いウェル９の底面と、深いウェル３の底面とに挟まれたｎ型の領域が、抵抗素子８として作用する。ダミー活性領域１０の表層部を電流が流れないため、抵抗素子８の抵抗値が、ダミー活性領域１０の分布の影響を受けない。
また、第１の実施例では、図２（Ｄ）〜図２（Ｆ）に示したイオン注入時に、ダミー活性領域１０がマスクパターン２１で覆われているため、チャネリング現象が抑制される。さらに、イオン注入時における基板表面が、ＣＭＰ後の平坦な面である。このため、浅いウェル９及び深いウェル３の深さ方向に関する不純物濃度分布が、素子分離絶縁膜２の形成されている領域と、ダミー活性領域１０とでほぼ等しくなる。これにより、抵抗値が素子分離絶縁膜２のパターンに依存しない抵抗素子８を形成することができる。
次に、図３（Ａ）〜図３（Ｃ）を参照して、第２の実施例による半導体装置の製造方法について説明する。第２の実施例による半導体装置の構造は、第１の実施例による半導体装置の構造と同一である。以下、第１の実施例による半導体装置の製造方法との相違点に着目して説明する。第１の実施例の図２（Ａ）から図２（Ｃ）までの工程は、第２の実施例の製造工程と同様である。
第１の実施例では、図２（Ｄ）に示した工程において、浅いウェル９とｐ型ウェル１２とを形成するためのイオン注入、及びチャネル拡散層１５Ｃを形成するためのイオン注入を行った。第２の実施例では、図３（Ａ）に示すように、浅いウェル９とｐ型ウェル１２とを形成するためのイオン注入のみを行い、チャネル拡散層を形成するためのイオン注入は行わない。
図３（Ｂ）に示すように、電流出入部４、５、及び深いウェル３を形成する。これらのウェル形成の方法は、図２（Ｅ）及び図２（Ｆ）を参照して説明した第１の実施例の場合と同様である。これらのイオン注入後、マスクパターン２１を除去する。
図３（Ｃ）に示すように、図３（Ａ）に示したレジストパターン２５と同様のパターンを有するレジストパターン２８を形成する。レジストパターン２８をマスクとして、チャネル濃度調整用のイオン注入を行う。ｐ型ウェル１２の表層部に、チャネル拡散層１５Ｃが形成され、ダミー活性領域１１の表層部に不純物拡散層１１が形成される。このイオン注入後、レジストパターン２８を除去し、注入された不純物を活性化するための熱処理を行う。
第１の実施例の場合と同様にして、図１（Ａ）に示したＮＭＯＳトランジスタ１５を形成する。
第２の実施例の浅いウェル９及び深いウェル３の形成方法は、第１の実施例の場合と同様である。従って、第１の実施例と同様に、抵抗値が素子分離絶縁膜２のパターンに依存しない抵抗素子８を形成することができる。さらに、第２の実施例では、図３（Ｃ）に示したように、チャネル拡散層１５Ｃを形成するためのイオン注入が、マスクパターン２１を介することなく行われる。このため、第１の実施例の場合よりも、チャネル拡散層１５Ｃの深さ方向に関する不純物濃度分布の傾きを急峻にすることが可能になる。
第２の実施例の浅いウェル９及び深いウェル３の形成方法は、第１の実施例の場合と同様である。従って、第１の実施例と同様に、抵抗値が素子分離絶縁膜２のパターンに依存しない抵抗素子８を形成することができる。さらに、第２の実施例では、図３（Ｃ）に示したように、チャネル拡散層１５Ｃを形成するためのイオン注入が、マスクパターン２１を介することなく行われる。このため、第１の実施例の場合よりも、チャネル拡散層１５Ｃの深さ方向に関する不純物濃度分布の傾きを急峻にすることが可能になる。
次に、図４（Ａ）及び図４（Ｂ）を参照して、第３の実施例による半導体装置について説明する。
図４（Ａ）は、第３の実施例による半導体装置の断面図を示す。図１（Ａ）に示した第１の実施例による半導体装置との相違点について説明する。第１の実施例では、電流出入部４及び５を構成するｎ型不純物拡散領域が、それぞれ活性領域６及び７の表面に露出していた。第３の実施例では、一方の活性領域６内にｎｐｎ型バイポーラトランジスタ３０が形成されている。電流出入部４を構成するｎ型不純物拡散領域がバイポーラトランジスタ３０のコレクタ領域となる。
図４（Ａ）は、第３の実施例による半導体装置の断面図を示す。図１（Ａ）に示した第１の実施例による半導体装置との相違点について説明する。第１の実施例では、電流出入部４及び５を構成するｎ型不純物拡散領域が、それぞれ活性領域６及び７の表面に露出していた。第３の実施例では、一方の活性領域６内にｎｐｎ型バイポーラトランジスタ３０が形成されている。電流出入部４を構成するｎ型不純物拡散領域がバイポーラトランジスタ３０のコレクタ領域となる。
電流出入部４の表層部にｐ型ベース領域３１が形成され、その表層部の一部にｎ型のエミッタ領域３２が形成されている。浅いウェル９の底面と深いウェル３の底面との間のｎ型領域が抵抗素子８となる。
図４（Ｂ）に、第３の実施例の半導体装置の等価回路図を示す。ｎｐｎ型バイポーラトランジスタ３０のコレクタ４に抵抗素子８が接続され、バイポーラトランジスタ３０のエミッタ３２、ベース３１、及び抵抗素子８の一端をそれぞれ端子Ｔ１、Ｔ２、及びＴ３とする３端子電子回路が構成される。
第３の実施例のように、抵抗素子８の両端に画定されている電流出入部４及び５が、他の半導体素子の一部として用いられる構成としてもよい。
また、電流出入部４及び５は、必ずしも不純物拡散領域である必要はない。例えば、図１（Ａ）に示した深いウェル３の一方の端部を活性領域７の表面に露出させ、この露出した表面に電気的に接続される導電性部材を電流出入部としてもよい。このような導電性部材の例として、基板上の層間絶縁膜に形成されたビアホール内に充填された導電性プラグや、活性領域の表面に形成された金属シリサイド層等が挙げられる。
また、電流出入部４及び５は、必ずしも不純物拡散領域である必要はない。例えば、図１（Ａ）に示した深いウェル３の一方の端部を活性領域７の表面に露出させ、この露出した表面に電気的に接続される導電性部材を電流出入部としてもよい。このような導電性部材の例として、基板上の層間絶縁膜に形成されたビアホール内に充填された導電性プラグや、活性領域の表面に形成された金属シリサイド層等が挙げられる。
上記実施例では、抵抗素子８がｎ型であったが、例えば図１（Ａ）に示した深いウェル３をｐ型にし、浅いウェル９をｎ型にして、ｐ型の抵抗素子を形成することも可能である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１ 半導体基板
２ 素子分離絶縁膜
３ 深いウェル
４、５ 電流出入部
６、７ 活性領域
８ 抵抗素子
９ 浅いウェル
１０ ダミー活性領域
１１ 不純物拡散層
１２ ｐ型ウェル
１５ ＭＯＳトランジスタ
２０ 酸化シリコン膜
２１ マスクパターン
２２ シャロートレンチ
２５、２６、２７、２８ レジストパターン
３０ バイポーラトランジスタ
３１ ベース領域
３２ エミッタ領域
２ 素子分離絶縁膜
３ 深いウェル
４、５ 電流出入部
６、７ 活性領域
８ 抵抗素子
９ 浅いウェル
１０ ダミー活性領域
１１ 不純物拡散層
１２ ｐ型ウェル
１５ ＭＯＳトランジスタ
２０ 酸化シリコン膜
２１ マスクパターン
２２ シャロートレンチ
２５、２６、２７、２８ レジストパターン
３０ バイポーラトランジスタ
３１ ベース領域
３２ エミッタ領域
Claims (6)
- 半導体基板の第１の導電型の表層部に形成され、該第１導電型とは反対の第２導電型を有する第１のウェルと、
前記第１のウェルに接続され、該第１のウェルに、基板面に平行な方向に電流を流すための一対の電流出入部と、
前記一対の電流出入部の間に配置され、前記第１のウェルよりも浅い第１導電型の第２のウェルと、
前記第１のウェルの表面の少なくとも一部を覆う素子分離絶縁膜であって、前記一対の電流出入部の間に、該素子分離絶縁膜が形成されていない領域を画定する前記素子分離絶縁膜と
を有し、
前記第２のウェルは、前記素子分離絶縁膜の底面よりも深い位置まで達し、前記領域は、前記第２のウェル内に配置されている半導体装置。 - 前記一対の電流出入部の各々は、前記第１のウェルと少なくとも部分的に重なるように形成された第２導電型の不純物拡散領域で構成されている請求項１に記載の半導体装置。
- 前記電流出入部の各々が、前記第２のウェルに接している請求項２に記載の半導体装置。
- 半導体基板の第１の導電型の表層部に形成され、該第１導電型とは反対の第２導電型を有する第１のウェルと、
前記第１のウェルに接続され、該第１のウェルに、基板面に平行な方向に電流を流すための一対の電流出入部と、
前記一対の電流出入部の間に配置され、前記第１のウェルよりも浅い第１導電型の第２のウェルと
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板の表面に、活性領域となる領域を覆うマスクパターンを形成する工程と、
（ｂ）前記マスクパターンをエッチングマスクとして前記半導体基板の表層部をエッチングし、シャロートレンチを形成する工程と、
（ｃ）前記シャロートレンチ内に絶縁膜を充填するとともに、前記マスクパターン上に絶縁膜を堆積させる工程と、
（ｄ）前記マスクパターンが露出するまで前記絶縁膜を研磨し、前記シャロートレンチ内に前記絶縁膜の一部を残すことにより、素子分離絶縁膜を形成する工程と、
（ｅ）前記第１及び第２のウェルを形成するためのイオン注入を行う工程と、
（ｆ）前記イオン注入後、前記マスクパターンを除去する工程と
を有し、
前記工程ａにおいて、前記第１のウェルの表面の少なくとも一部を前記素子分離絶縁膜が覆い、前記一対の電流出入部の間に、該素子分離絶縁膜が形成されない領域が配置されるパターンを有する前記マスクパターンを形成し、
前記工程ｅにおいて、前記第２のウェルが、前記素子分離絶縁膜の底面よりも深い位置まで達する条件でイオン注入を行う半導体装置の製造方法。 - 前記工程ｅにおいて、前記第２のウェルを形成するためのイオン注入と同時に、電界効果トランジスタを収容する第３のウェルを形成するためのイオン注入を行い、
さらに、前記工程ｅにおいて、前記第２及び第３のウェルを形成するためのイオン注入時に用いるマスクと同一のマスクを用いて、前記電界効果トランジスタのチャネル拡散層形成のためのイオン注入を行う請求項４に記載の半導体装置の製造方法。 - 前記工程ｅにおいて、前記第２のウェルを形成するためのイオン注入と同時に、電界効果トランジスタを収容する第３のウェルを形成するためのイオン注入を行い、
さらに、前記工程ｆの後に、前記電界効果トランジスタのチャネル拡散層形成のためのイオン注入を行う請求項４に記載の半導体装置の製造方法。
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