CN100501974C - 半导体器件 - Google Patents
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Abstract
一种半导体器件，包括：下层侧绝缘膜；形成于下层侧绝缘膜上的布线图案；形成于下层侧绝缘膜和布线图案上的基绝缘膜；和形成于基绝缘膜上的多个金属薄膜电阻元件；其中连接孔形成于布线图案上的基绝缘膜中；布线图案和金属薄膜电阻元件在连接孔中电连接；金属薄膜电阻元件具有与连接孔分离设置的带状部和与带状部连续形成并连接到连接孔中的布线图案的连接部；以及至少两个金属薄膜电阻元件的连接部分形成于单个连接孔中，在所述连接部之间具有间隙。
Description
技术领域
本发明总体涉及半导体器件，且更具体而言涉及具有一种结构的半导体器件，其中提供了下层侧绝缘膜、形成于下层侧绝缘膜上的布线图案、形成于下层侧绝缘膜和布线图案上的基绝缘膜、和形成于基绝缘膜上的多个金属薄膜电阻元件；接触孔形成于布线图案上的基绝缘膜中；且布线图案和金属薄膜电阻元件在连接孔中电连接。
背景技术
在逻辑集成电路中，电阻元件经常被用作重要的元件。最近，由电阻元件中的金属薄膜(其后“金属薄膜电阻元件”)形成的电阻元件吸引了注意，因为金属薄膜电阻元件具有电阻值的低TCR(电阻温度系数)。例如，铬硅(CrSi)、镍铬(NiCr)、氮化钽(TaN)、硅化铬(CrSi2)、氮化硅化铬(CrSiN)、氧化铬硅(CrSiO)等被用作金属薄膜电阻元件的材料。
在具有金属薄膜电阻元件的半导体器件中，为了满足高集成度的要求，金属薄膜电阻元件可以经常由具有等于或小于100nm(1000
)的厚度的薄膜而形成，从而获得了高薄层电阻。
在相关技术中，作为制作这样的金属薄膜电阻元件的电连接的方法，已经使用了一种方法，由此，布线图案形成于下层侧绝缘膜上；基绝缘膜形成于布线图案上；连接孔形成于布线图案上的基绝缘膜中；且金属薄膜电阻元件形成于连接孔中和基绝缘膜上。例如参见日本特开2002-124639号公报。
参考图1和图2讨论了相关技术的半导体器件。这里，图1是显示了相关技术的半导体器件的视图，更具体而言，图1(A)是相关技术的半导体器件的平面图；图1(B)是沿图1(A)的线A-A的剖面图；和图1(C)是沿图1(A)的线B-B的剖面图。图2是图1(A)的等效电路。
参考图1和图2，层间绝缘层5形成于在硅基板1上形成的元件隔离氧化物膜3上。金属布线图案7形成于层间绝缘层5上。基绝缘膜9形成于包括金属布线图案7的层间绝缘层5的整个表面上。
连接孔45形成于金属布线图案7上的基绝缘膜9中。金属薄膜电阻元件47形成于包括连接孔45的形成区域的基绝缘膜9上。
钝化膜15形成于包括金属薄膜电阻元件47的形成区域的基绝缘膜9上，作为最终的保护膜。
如图1(B)所示，金属薄膜电阻47的下表面电连接到连接孔45中的金属布线图案7。
另外，如图1(A)所示，多个金属薄膜电阻元件47经由金属布线图案7串联连接。
金属薄膜电阻元件47形成了单位电阻。该单位电阻以各种连接方法制备，比如一个金属薄膜电阻元件、两个金属薄膜电阻元件、四个金属薄膜电阻元件、八个金属薄膜电阻元件、十六个金属薄膜电阻元件、三十二个金属薄膜电阻元件、六十四个金属薄膜电阻元件等的串联连接或并联连接的块。这些块的单个或多个被连接，从而形成了电路所需的分割电阻电路等。
在图1和图2所示的示例中，单个电阻R1、两个电阻R2、和四个电阻R3的金属薄膜电阻元件47串联连接且电阻R1、R2、和R3串联连接。当电压施加在电极A到D之间时，输出了对应于电极B和C的电阻比的电压。
根据图1所示的连接方法，包括电极的自身电阻、电极和金属薄膜电阻元件的接触电阻等的实际电阻值基本遵循金属薄膜电阻元件的数量。因此可以容易地设计和避免电阻值的不均匀。
同时，模拟集成电路需要使用具有尽可能窄的宽度的金属薄膜电阻元件的布局，从而排列了大量的金属薄膜电阻元件。因此，金属薄膜电阻元件形成于接近通过制造模拟集成电路的半导体工艺形成的最小电阻元件图案宽度的区域中。
然而，在由其布局在最小宽度的附近形成的金属薄膜电阻元件形成用于连接的孔或电极的情形，如果需要在连接孔和金属薄膜电阻元件之间的重叠的足够的间隔，则由于由相同工艺规则的最小尺寸形成的连接孔的尺寸，连接孔不能容纳在单个金属薄膜电阻元件的宽度中。
通常有如下讨论的方法以对应于该情形。
(1)仅形成金属薄膜电阻元件的部分的连接孔被形成得宽。
(2)如图3所示，没有应用单个金属薄膜电阻元件47被连接作为单位电阻的结构，而是通过用折返部47b来连接两个带状部47a形成蛇形的金属薄膜电阻元件，且连接孔45a和金属布线图案7在折返部47b下设置。这里，图3是显示另一相关技术的半导体器件的平面图。
在上述的情形(1)中，因为连接孔部的金属薄膜电阻元件宽，金属薄膜电阻元件的布局的面积增加。
另一方面，在上述的情形(2)中，因为连接孔45a设置于连接到两个带状部47a的折返部47b下，可以使得连接孔45a大于带状部47a的宽度而不增加布局面积。
另外，因为连接孔45a和金属布线图案7设置于单个带状部47a的两端，可以容易地获得对应于带状部47a的数目的电阻值。
然而，在上述的情形(2)的布局中，如图3的箭头所示，在金属薄膜电阻元件的折返部47b，电流不流到连接孔45a或金属布线图案7而流经重叠的间隔部。例如，在比如电极A到D的延伸部，电流流经连接孔和电极部分，且因此没有获得设计的电阻值或电阻比例。这样的问题随着串联连接的带状部47a和折返部47b的数量增加而出现更频繁。
发明内容
因此，本发明的实施方式可以提供新的和有用的半导体器件，其中消除了上述的问题。
更具体而言，本发明的实施方式可以提供具有包括金属薄膜电阻元件的集成电路的半导体器件，其中可以获得与设计值相同的电阻值，而不增加金属薄膜电阻元件的布局面积。
本发明的一个方面可以为提供一种半导体器件，其包括：下层侧绝缘膜；形成于下层侧绝缘膜上的布线图案；形成于下层侧绝缘膜和布线图案上的基绝缘膜；和形成于基绝缘膜上的多个金属薄膜电阻元件；其中连接孔形成于布线图案上的基绝缘膜中；布线图案和金属薄膜电阻元件在连接孔中电连接；金属薄膜电阻元件具有与连接孔分离设置的带状部和与带状部连续形成并连接到连接孔中的布线图案的连接部；且至少两个金属薄膜电阻元件的连接部分形成于单个连接孔中，在所述连接部之间具有间隙。
根据上述的半导体器件，可以使得连接孔大于带状部的宽度，且因此布局的面积不增加。
结果，可以形成金属薄膜电阻元件的布局而不限制连接孔的尺寸。因此，可以使得布局的面积小和芯片尺寸小。
另外，因为形成于单个连接孔中的多个连接部分形成而在之间具有间隙，所以如果多个金属薄膜电阻元件串联连接，则电流流经布线图案。因此，在本发明的实施方式中，与图3的相关技术不同，电流不流经折返部47b，从而获得了设计的电阻值且可以设计具有高精确度的模拟电路。
在半导体器件中，连接部可以比带状部宽。
根据上述的半导体器件，可以使得连接部和连接孔的重叠的间隔大。
在半导体器件中，在连接孔中相邻的连接部之间的间隙可以比相邻的带状部之间的间隙窄。
根据上述的半导体器件，与相邻的连接部之间的间隙与相邻的带状部之间的间隙相同的情形相比，可以使得金属薄膜和布线图案的接触面积更大，从而可以减小接触电阻。
半导体器件还可以包括由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第一连接部，第一连接部被配置以连接在连接孔中相邻的连接部。
根据上述的半导体器件，可以使得金属薄膜和布线图案的接触区更大，从而可以减小接触电阻。
半导体器件还可以包括其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第二连接部，第二连接部被配置以在相对于连接孔与带状部相对侧，连接在连接孔之外相邻的连接部。
根据上述的半导体器件，可以减小由于光刻的性能引起连接部的端部被弯曲的影响，从而可以使得重叠部的宽度大。
本发明的一个方面可以提供一种半导体器件，包括分割电阻电路，其通过采用多个电阻元件分割电压输出并通过切割熔丝元件来调整电压输出，从而被配置来获得电压输出的高精确度；其中电阻元件由上述的金属薄膜电阻元件形成。
根据上述的半导体器件，通过使用形成本发明的实施方式的半导体器件的金属薄膜电阻元件，可以使得电阻元件的电阻值稳定。因此，可以改善分割电阻电路的输出电压的精确度。
本发明的一个方面可以提供一种半导体器件，其包括：第一分割电阻电路，其配置以分割输入电压并提供分割电压；标准电压产生电路，其配置以提供标准电压；和电压检测电路，其具有配置以比较来自第一分割电阻电路的分割电压和来自标准电压产生电路的标准电压的比较电路；其中第一分割电阻电路具有上述的分割电阻电路。
根据上述的半导体器件，通过应用了本发明的分割电阻电路，可以改善输出电压的精确度。因此，可以改善电压检测电路的电压检测的精确度。
本发明的一个方面可以提供一种半导体器件，其包括：输出驱动器，其配置以控制输入电压的输出；第一分割电阻电路，其配置以分割输出电压并提供分割电压；标准电压产生电路，其配置以提供标准电压；和固定电压产生电路，其具有配置以比较来自第一分割电阻电路的分割电压和来自标准电压产生电路的标准电压的比较电路；其中第一分割电阻电路具有上述的分割电阻电路。
根据上述的半导体器件，通过应用了本发明的分割电阻电路，可以改善输出电压的精确度。因此，可以使得固定电压产生电路的输出电压稳定。
当结合附图阅读时，从以下的详细描述，本发明的其他目的、特征和优点将变得更加明显。
附图说明
图1是显示相关技术的半导体器件的视图，更具体而言，图1(A)是相关技术的半导体器件的平面图；图1(B)是沿图1(A)的线A-A所取的剖面图；且图1(C)是沿图1(A)的线B-B所取的剖面图；
图2是图1(A)、图3和图4(A)的等效电路；
图3是显示另一相关技术的半导体器件的平面图；
图4是显示本发明的实施方式的半导体器件的视图，更具体而言，图4(A)是显示金属薄膜电阻元件的形成区域的一部分的平面图；图4(B)是沿图4(A)的线A-A所取的剖面图；且图4(C)是沿图4(A)的线B-B所取的剖面图；
图5是显示本发明的其他实施方式的连接孔附近的平面图；
图6是显示本发明的另一实施方式的连接孔附近的平面图；
图7是显示具有为模拟电路的固定电压产生电路的半导体器件的示例的电路图；
图8是显示具有为模拟电路的电压产生电路的半导体器件的示例的电路图；
图9是显示具有为模拟电路的分割电阻电路的半导体器件的示例的电路图；
图10是分割电阻电路的熔丝元件部分的布局的示例的布局图；以及
图11是显示在嵌入应用了本发明的固定电压产生电路的多个样品之后的输出电压分布的曲线图，更具体而言，图11(A)是本发明的情形的曲线图；图11(B)是比较例，其中竖轴显示频率，而横轴显示输出电压。
具体实施方式
参考图4到图11，现给出本发明的描述，其包括本发明的实施方式。
图4是显示本发明的实施方式的半导体器件的视图，更具体而言，图4(A)是显示金属薄膜电阻元件的形成区域的一部分的平面图；图4(B)是沿图4(A)的线A-A所取的剖面图；且图4(C)是沿图4(A)的线B-B所取的剖面图。
在图4(A)中，省略了基绝缘膜和钝化膜的图示。在以下讨论的实施方式中，虽然晶体管元件、电容器元件等形成于同一基板上，但是在图中省略了这些元件的图示。
该实施方式的等效电路与图2所示的电路相同。
在该实施方式中，元件隔离氧化膜3形成于硅基板1上。层间绝缘膜(下层侧绝缘膜)5形成于在硅基板1上形成的元件隔离氧化膜3上。
层间绝缘膜5由BPSG(硼磷硅酸盐玻璃)膜或PSG(磷硅酸盐玻璃)膜制成。金属布线图案7形成于层间绝缘膜5上。金属布线图案例如由AlSiCu(Cu＝0.5％，Si＝1.0％)膜形成。
基绝缘膜9形成于包括金属布线图案7的形成区域的层间绝缘膜5上。基绝缘膜9例如从下层侧通过等离子体CVD(化学气相沉积)氧化膜和SOG(旋涂玻璃)层来形成。这些层在图4的主体中示出。基膜9的厚度例如为大致659nm(6500)。
连接孔11形成于基绝缘膜9中，从而对应于金属薄膜电阻元件和金属布线图案7的连接部分。连接孔11具有例如大致2.6×1.4μm的尺度。
CrSiN薄膜电阻元件(金属薄膜电阻元件)13形成于包括连接孔11的形成区域的基绝缘膜9上。CrSiN薄膜电阻元件13包括带状部13a和设置于带状部13a两端的连接部13b。
带状部13a设置以从连接孔11分离。连接部13b从带状部13a的端部形成入连接孔11。在连接孔11中，连接部13b电连接到金属布线图案7。在单个连接孔11中，两个CrSiN薄膜电阻元件13的连接部13b形成而在其之间具有间隙。
CrSiN薄膜电阻元件13的膜厚例如大致为8nm(80)。CrSiN薄膜电阻元件13在N2分压＝20％的条件下由Si/Cr＝60/40wt％的靶形成。CrSiN薄膜电阻元件13的宽度例如大致为1.2μm。相邻CrSiN薄膜电阻元件13之间的间隙例如大致为1.0μm。
作为最终保护膜的钝化膜15形成于包括CrSiN薄膜电阻元件13的形成区域的基绝缘膜9上。钝化膜15例如通过位于下层侧的氧化硅膜和位于上层侧的氮化硅层形成。这些层在图4的主体中示出。
由此，在该实施方式中，CrSiN薄膜电阻元件13包括与连接孔11分离设置的带状部13a和与带状部13a连续形成且连接到金属布线图案7的连接部13b。另外，两个CrSiN薄膜电阻元件13的连接部13b在单个连接孔11中形成，其之间具有间隙。
因此，连接孔11可以大于带状部13a的宽度且因此布局的面积不增加。因此，由于CrSiN薄膜电阻元件13的布局可以形成而不限制连接孔11的尺寸，可以使得布局的面积小，从而芯片尺寸可以形成得小。
另外，因为形成于单个连接孔11中的两个连接部11a形成且具有其之间的间隙，当多个金属薄膜电阻元件13串联连接时，电流流经布线图案7。
因此，在该实施方式中，与图3所示的相关技术不同，电流不流经折返部47b，从而获得了设计电阻值且可以设计具有高精确度的模拟电路。
图5是显示本发明的其他实施方式的连接孔附近的平面图。
在图5(A)所示的示例中，连接部13b的宽度大于带状部13a的宽度，从而连接孔11中相邻的连接部13b之间的间隙窄于与连接孔11相邻的带状部13a的间隙。
根据图5(A)所示的示例，与连接孔11中相邻的连接部13b之间的间隙等于与连接孔11相邻的带状部13a的间隙的情形相比，可以使得连接部13a和布线图案7的接触面积更大，从而可以减小接触电阻。
另外，因为连接部13b的宽度大于带状部13a的宽度，可以形成连接部13b和连接孔11的重叠空间。
在图5(B)所示的示例中，在连接部13b的长度方向且不与连接孔11重叠的边延伸到外侧，即与连接孔11的相对方向，从而连接部13b比带状部13a宽。
根据图5(B)所示的示例，可以使得连接部13b和连接孔11的重叠空间大。
在图5(C)所示的示例中，连接部13b的配置通过组合在图5(A)所示的示例中的连接部13b的配置和在图5(B)所示的示例中的连接部13b配置而形成。
根据图5(C)所示的示例，可以实现接触电阻的减小和连接部分13b和连接孔11的重叠空间的增加。
在图5(D)所示的示例中，提供了第一连接部13c和第二连接部13d。第一连接部13c连接在连接孔11中相邻的连接部13b。第二连接部13d在相对于连接孔11与带状部13a相对侧，连接在连接孔11的外侧相邻的连接部13b。
第一连接部13c和第二连接部13d由金属薄膜制成，其材料与CrSiN薄膜电阻元件13相同，即CrSiN。
根据图5(D)所示的示例，通过第一连接部13c可以使得金属薄膜和布线图案7的接触面积大，从而可以减小接触电阻。
另外，可以通过第二连接部13d减小由于光刻的性能引起连接部13b的端部被弯曲的影响，从而可以使得重叠部分的宽度大。
在图5(E)所示的示例中，与图5(D)所示的示例比较，连接部13c形成从而从带状部13a退回。
根据图5(E)所示的示例，即使在带状部13a的长度方向产生了重叠的偏移，可以防止带状部13a在连接孔11的带状部13a一侧由连接部13c连接。
在图5(F)所示的示例中，与图5(D)所示的示例比较，连接部13c没有形成。
根据图(F)所示的示例，可以通过第二连接部13d减小由于光刻的性能引起连接部13b的端部被弯曲的影响，从而可以使得重叠部分的宽度大。
在图5(G)所示的示例中，与图5(E)所示的示例比较，第二连接部13d没有形成。
根据图5(G)所示的示例，通过第一连接部13c可以使得金属薄膜和布线图案7的接触面积大，从而可以减小接触电阻。
在图5(G)所示的示例以及图5(D)所示的示例中，连接部13c可以在带状部13a的长度方向形成为与连接孔11相同的尺寸。然而，考虑到重叠的空间，优选的是，至少带状部13a侧的端部形成从而从连接部13c退回。
另外，在图5(D)、图5(E)、图5(F)和图5(G)所示的示例以及在图5(A)、图5(B)和图5(C)所示的示例中，连接部13b的线宽可以大于带状部13a，从而具有与图5(A)、图5(B)和图5(C)所示的示例相同的效果。
在上述的实施方式中，两个连接部13b形成于单个连接孔11中。然而，本发明不限于此。形成于单个连接孔中的金属薄膜电阻元件的连接部的数量可以等于或大于三个。
例如，如图6所示，三个连接部13b可以形成于单个连接孔11中。这里，图6是显示本发明的另一实施方式的连接孔附近的平面图。
在形成于单个连接孔中的金属薄膜电阻元件的连接部的数量可以等于或大于三个的情形，连接部13的线宽可以如图5(A)、图5(B)和图5(C)所示宽；连接部13c和13d可以设置如图5(D)、图5(E)、图5(F)和图5(G)所示；或它们可以组合。
在上述的实施方式中，钝化膜15形成于CrSiN薄膜电阻元件13上。然而，本发明不限于此。形成于CrSiN薄膜电阻元件13上的绝缘膜可以为任何绝缘膜，比如形成第二层的金属布线图案的层间绝缘膜。
在上述的实施方式中，本发明被应用于具有金属布线图案的单层的半导体器件。然而，本发明不限于此。本发明可以被应用于具有多层金属布线结构的半导体器件，该多层金属布线结构具有两层或以上的金属布线图案。在该情形，为了获得金属薄膜电阻元件的电连接，金属薄膜电阻元件的下层的金属布线可以为任何层的金属布线图案。
在上述的实施方式中，金属材料图案7被用作形成CrSiN薄膜电阻元件的电连接的布线图案。然而，本发明不限于此。例如，可以使用由其他金属材料制成的布线图案或由多晶硅制成的多晶硅布线图案。
在上述的实施方式中，CrSiN被用作金属薄膜电阻元件的材料。然而，本发明不限于此。可以使用比如NiCr、TaN、CrSi2、CrSi、或CrSiO的其他材料作为金属薄膜电阻元件的材料。
形成本发明的实施方式的半导体器件的金属薄膜电阻元件可以被应用于例如具有模拟电路的半导体器件。在以下的描述中，讨论了具有包括本发明的实施方式的金属薄膜电阻元件的模拟电路的半导体器件的示例。
图7是显示具有为模拟电路的固定电压产生电路的半导体器件的示例的电路图。
参考图7，提供了固定电压产生电路25从而稳定地从DC(直流)电源21将电力提供到负载23。固定电压产生电路25包括连接DC电源21的输入端子(Vbat)27、标准电压产生电路(Vref)29、运算放大器(比较电路)31、形成输出驱动器的P沟道MOS晶体管(其后“PMOS”)33、分割电阻元件R1和R2、和输出端子(Vout)35。
在固定电压产生电路25的运算放大器31中，实现了随后的控制。即，输出端子连接到PMOS 33的栅电极；标准电压Vref从标准电压产生电路29施加到反转输入端子(-)；和用电阻元件R1和R2分割输出电压Vout而产生的电压被施加到非反转输入端子(+)，从而电阻元件R1和R2的分割电压变得等于标准电压Vref。
图8是显示具有为模拟电路的电压产生电路的半导体器件的示例的电路图。
参考图8，在电压检测电路37中，参考标号31指示运算放大器。标准电压产生电路29连接到反转输入端子(-)，从而施加了标准电压Vref。将被测量的端子的电压，即从输入端子(Vsens)输入的电压，被分割电阻元件R1和R2分割，从而分割电压被输入到运算放大器31的非反转输入端子(+)。运算放大器31的输出经由输出端子(Vout)41被输出到外部。
在电压检测电路37中，如果在被测量的端子的电压高使得由分割电阻元件R1和R2分割的电压高于标准电压Vref，则保持了运算放大器31的输出的H电平。
如果在被测量的端子的电压被减小使得由分割电阻元件R1和R2分割的电压等于或小于标准电压Vref，则运算放大器31的输出变为L电平。
一般而言，在图7所示的固定电压产生电路和图5所示的电压检测电路中，来自标准电压产生电路的标准电压Vref由于制造工艺的不均一而改变。因此，为了响应于该改变，分割电阻元件的电阻值通过使用电阻元件电路(其后，“分割电阻电路”)来调整，由此电阻值可以通过切割作为分割电阻元件的熔丝元件或通过使用分割电阻电路来调整，由此电阻值可以通过在电阻元件上的激光照射来调整。
图9是显示具有为模拟电路的分割电阻电路的半导体器件的示例的电路图。图10是分割电阻电路的熔丝元件部分的布局的示例的平面图。电阻元件部分的布局与图4(A)相同。
如图9所示，电阻元件Rbottom、m+1(m为正整数)个电阻元件RT、RT1、...、RTm和电阻元件Rtop串联连接。对应于电阻元件，熔丝元件RL0、RL1、...、RLm并联连接到对应的电阻元件RT、RT1、...、RTm。
图10是分割电阻电路的熔丝元件部分的布局的示例的平面图。
如图10所示，熔丝元件RL0、RL1、...、RLm由具有例如大致20Ω到40Ω的薄层电阻的多晶硅图案形成。
电阻元件RT、RT1、...、RTm的值以二进制数的方式从电阻元件Rbottom侧增加。换言之，电阻元件RTn的电阻值为电阻元件RT0的电阻值的单位值的2n倍。
在图4和图10中，电极A-A、电极B-B、电极C-C、和电极D-D之间的电连接由金属布线图案制成。
由此，在其中电阻元件之间的比例的精度是重要的分割电阻电路中，为了改善制造工艺中的形成精度，由电阻元件和熔丝元件的耦合制成的单位电阻元件串联连接且排列为梯结构。
在这样的分割电阻电路中，通过用激光切割可选的熔丝元件RL0、RL1、...、RLm，可以获得期望的串联电阻值。
如上所述，采用形成本发明的实施方式的半导体器件的金属薄膜电阻元件，可以使得电阻元件的电阻值稳定。因此可以改善图9所示的分割电阻电路的输出电压的精度。
例如图9所示的分割电阻电路被施加到图1所示的固定电压产生电路25的分割电阻元件R1和R2，电阻元件Rbottom的端部被接地，且电阻元件Rtop的端部被连接到PMOS 33的漏极。
另外，电阻元件Rbottom和RT0之间的端子NodeL或电阻元件Rtop和RTm之间的端子NodeM连接到运算放大器31的非反转输入端子。
根据应用本发明的分割电阻电路，可以改善分割电阻电路的输出电压的精度。因此可以使得固定电压产生电路25的输出电压稳定。
在例如图9所示的分割电阻电路被施加到图8所示的电压检测电路37的分割电阻元件R1和R2的情况下，电阻元件Rbottom的端部被接地，且电阻元件Rtop的端部被连接到输入端子61。
另外，电阻元件Rbottom和RT0之间的端子NodeL或电阻元件Rtop和RTm之间的端子NodeM连接到运算放大器31的非反转输入端子。
根据应用本发明的分割电阻电路，可以改善分割电阻电路的输出电压的精度。因此，可以改善电压检测电路37的电压检测能力的精度。
图11是显示在嵌入应用了本发明的固定电压产生电路的多个样品之后的输出电压分布的曲线图。更具体而言，图11(A)是本发明的情形的曲线图；图11(B)是比较例，其中竖轴显示频率，而横轴显示输出电压。
在参考图4所讨论的示例的条件下，形成了图11(A)的情形中的样品的金属薄膜电阻元件。
图11(B)的比较例的金属薄膜电阻体包括参考图3讨论的相关技术的折返部。其他条件与参考图4讨论的实施方式的条件相同。
在应用了本发明的固定电压产生电路(A)中，与比较例(B)相比，标准偏差σ被改善从而大致为(B)的标准偏差的一半。
本发明不限于这些实施方式，而是可以进行变化和修改，而不脱离本发明的范围。
虽然参考图4和图7到图10讨论了半导体器件的示例，其中应用了具有本发明的金属薄膜电阻元件的分割电阻电路，但是应用了分割电阻电路的半导体器件不限于具有固定电压产生电路的半导体器件、或具有电压检测电路的半导体器件。本发明可以应用于具有分割电阻电路的任何半导体器件。
另外，应用本发明的金属薄膜电阻元件的半导体器件不限于具有分割电阻电路的半导体器件。本发明可以被应用于具有金属薄膜电阻元件的任何半导体器件。
该专利申请基于在2005年10月14日提交的日本优先权日本专利申请No.2005-299767，其全部内容引入于此作为参考。
Claims (18)
1、一种半导体器件，包括：
下层侧绝缘膜；
形成于下层侧绝缘膜上的布线图案；
形成于下层侧绝缘膜和布线图案上的基绝缘膜；和
形成于基绝缘膜上的多个金属薄膜电阻元件；
其中连接孔形成于布线图案上的基绝缘膜中；
布线图案和金属薄膜电阻元件在连接孔中电连接；
金属薄膜电阻元件具有与连接孔分离设置的带状部和与带状部连续形成并连接到连接孔中的布线图案的连接部；以及
至少两个金属薄膜电阻元件的连接部分形成于单个连接孔中，在所述连接部之间具有间隙。
2、根据权利要求1所述的半导体器件，其中所述连接部比带状部宽。
3、根据权利要求1所述的半导体器件，其中在所述连接孔中相邻的连接部之间的间隙比相邻的带状部之间的间隙窄。
4、根据权利要求2所述的半导体器件，其中在所述连接孔中相邻的连接部之间的间隙比相邻的带状部之间的间隙窄。
5、根据权利要求1所述的半导体器件，还包括：
由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第一连接部，第一连接部被配置以连接在连接孔中相邻的连接部。
6、根据权利要求2所述的半导体器件，还包括：
由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第一连接部，第一连接部被配置以连接在连接孔中相邻的连接部。
7、根据权利要求3所述的半导体器件，还包括：
由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第一连接部，第一连接部被配置以连接在连接孔中相邻的连接部。
8、根据权利要求1所述的半导体器件，还包括：
由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第二连接部，第二连接部被配置以在相对于连接孔与带状部相对侧，连接在连接孔之外相邻的连接部。
9、根据权利要求2所述的半导体器件，还包括：
由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第二连接部，第二连接部被配置以在相对于连接孔与带状部相对侧，连接在连接孔之外相邻的连接部。
10、根据权利要求3所述的半导体器件，还包括：
由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第二连接部，第二连接部被配置以在相对于连接孔与带状部相对侧，连接在连接孔之外相邻的连接部。
11、根据权利要求5所述的半导体器件，还包括：
由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第二连接部，第二连接部被配置以在相对于连接孔与带状部相对侧，连接在连接孔之外相邻的连接部。
12、一种半导体器件，包括：
分割电阻电路，其通过采用多个电阻元件分割电压输出并通过切割熔丝元件来调整电压输出，从而被配置来获得电压输出的高精确度；
其中所述电阻元件由金属薄膜电阻元件形成，
该金属薄膜电阻元件形成于基绝缘膜上，该基绝缘膜形成于下层侧绝缘膜和布线图案上，布线图案形成于下层侧绝缘膜上；
其中连接孔形成于布线图案上的基绝缘膜中；
布线图案和金属薄膜电阻元件在连接孔中电连接；
金属薄膜电阻元件具有与连接孔分离设置的带状部和与带状部连续形成并连接到连接孔中的布线图案的连接部；以及
至少两个金属薄膜电阻元件的连接部分形成于单个连接孔中，在所述连接部之间具有间隙。
13、根据权利要求12所述的半导体器件，其中所述连接部比带状部宽。
14、根据权利要求12所述的半导体器件，其中在所述连接孔中相邻的连接部之间的间隙比相邻的带状部之间的间隙窄。
15、根据权利要求12所述的半导体器件，还包括：
由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第一连接部，第一连接部被配置以连接在连接孔中相邻的连接部。
16、根据权利要求12所述的半导体器件，还包括：
由其材料与金属薄膜电阻元件的材料相同的金属薄膜制成的第二连接部，第二连接部被配置以在相对于连接孔与带状部相对侧，连接在连接孔之外相邻的连接部。
17、一种半导体器件，包括：
第一分割电阻电路，其配置以分割输入电压并提供分割电压；
标准电压产生电路，其配置以提供标准电压；和
电压检测电路，其具有配置以比较来自第一分割电阻电路的分割电压和来自标准电压产生电路的标准电压的比较电路；
其中第一分割电阻电路通过采用多个电阻元件分割电压输出并通过切割熔丝元件来调整电压输出，从而被配置来获得电压输出的高精确度；
其中所述电阻元件由金属薄膜电阻元件形成，
该金属薄膜电阻元件形成于基绝缘膜上，该基绝缘膜形成于下层侧绝缘膜和布线图案上，布线图案形成于下层侧绝缘膜上；
其中连接孔形成于布线图案上的基绝缘膜中；
布线图案和金属薄膜电阻元件在连接孔中电连接；
金属薄膜电阻元件具有与连接孔分离设置的带状部和与带状部连续形成并连接到连接孔中的布线图案的连接部；以及
至少两个金属薄膜电阻元件的连接部分形成于单个连接孔中，在所述连接部之间具有间隙。
18、一种半导体器件，包括：
输出驱动器，其配置以控制输入电压的输出；
第一分割电阻电路，其配置分割输出电压并提供分割电压；
标准电压产生电路，其配置以提供标准电压；和
固定电压产生电路，其具有配置以比较来自第一分割电阻电路的分割电压和来自标准电压产生电路的标准电压的比较电路；
其中第一分割电阻电路通过采用多个电阻元件分割电压输出并通过切割熔丝元件来调整电压输出，从而被配置来获得电压输出的高精确度；
其中所述电阻元件由金属薄膜电阻元件形成，
该金属薄膜电阻元件形成于基绝缘膜上，该基绝缘膜形成于下层侧绝缘膜和布线图案上，布线图案形成于下层侧绝缘膜上；
其中连接孔形成于布线图案上的基绝缘膜中；
布线图案和金属薄膜电阻元件在连接孔中电连接；
金属薄膜电阻元件具有与连接孔分离设置的带状部和与带状部连续形成并连接到连接孔中的布线图案的连接部；以及
至少两个金属薄膜电阻元件的连接部分形成于单个连接孔中，在所述连接部之间具有间隙。
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