KR100493587B1

KR100493587B1 - 반도체장치및그제조방법

Info

Publication number: KR100493587B1
Application number: KR1019960035072A
Authority: KR
Inventors: 히로아키 다카스; 준 오사나이; 겐지 기다무라
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 1995-08-24
Filing date: 1996-08-23
Publication date: 2006-06-21
Also published as: KR970013316A

Abstract

본 발명의 목적은 정확한 전압분할비 및 저항값에 대한 작은 온도계수를 가지는 고 정도의 블리더저항회로 및 상기 블리더저항회로를 이용하는 작은 온도계수를 가지는 고 정도의 반도체장치 즉 전압검출기 및 전압조정기 등의 반도체장치를 제공하는 것을 목적으로 하며, 박막저항 상의 배선 그리고 상기 박막저항을 이용하는 블리더저항회로의 박막저항 하부의 전도체의 전위는 각각의 박막저항의 전위와 거의 같으며, 상기 박막저항상에 폴리실리콘이 사용되는 경우 저항값의 분산이 제어되며, 저항값의 온도의존성이 상기 폴리실리콘박막저항의 막두께를 얇게하므로서 낮아지는 특징을 갖는다.

Description

반도체 장치 및 그 제조방법

본 발명은 반도체장치에 관한 것으로 특히 박막저항을 이용하는 블리더저항회로(bleeder resistance circuit)를 가지는 반도체장치 및 그 제조방법에 관한 것이다.

박막저항을 이용하는 블리더저항회로가 널리 사용되고 있지만 박막저항 상의 배선 및 상기 박박저항의 하부에서의 전도체의 전위에 대해서는 주목하지 않았으나 여러 배치가 이루어진다는 점에서 상기 저항이 널리 알려져 있다. 또한 폴리실리콘이 박막저항재료로서 자주 사용되지만 상기 폴리실리콘은 MOS트랜지스터가 동일칩상에 통합되는 경우 막두께는 MOS트랜지스터의 게이트전극의 막두께와 동일해지는 것으로 알려져있다.

그러나 박막저항을 사용하는 통상의 블리더저항회로에 있어서 전압분할비가 자주 부정확하게 되는 문제점이 있었다. 또한 동일 칩상에 MOS트랜지스터를 정리하는 통상의 블리더저항회로에 있어서 폴리실리콘박막저항의 온도(저항값의 온도변화)로 인한 저항값의 변화가 1㏀ 또는 그 이상에서의 고 시트저항값의 영역에서 커지며 상기 시트저항값이 넓은 온도 범위에서 고전압분할의 정확성을 갖도록 작게 설정되어야하며 따라서 1㏁ 또는 그 이상의 높은 저항값을 필요로하는 블리더회로영역으로 점유된 에리어가 커지게되는 문제가 있었다.

본 발명은 상기의 문제를 해소하여 정확한 전압분할비 및 임의 저항값의 작은 온도계수를 가지는 고 정도의 블리더저항회로 및 상기 블리더저항회로를 이용하여 작은 온도계수를 가지는 고 정도의 반도체장치 즉 전압검출기 및 전압조정기 등의 반도체장치를 제공하는 것을 목적으로 한다.

본 발명의 반도체장치의 상기 목적을 달성하도록 채용되는 제 1 수단은 박막저항 및 박막저항을 이용하는 블리더저항회로에서 상기 박막저항 하부의 전도체 상의 배선의 전위는 각각의 저항의 전위와 거의 같게되는 것을 특징으로 한다.

상기한 바는 박막저항의 저항값이 박막저항(특히 폴리실리콘박막저항)을 이용하는 블리더저항 및 상기 박막저항 하부의 전도체상의 배선의 전위로 변경되는 사실이 본 발명자의 실험으로 명확하게되는 것에 근거한다.

본 발명의 반도체장치의 상기의 목적을 달성하기 위한 제 2 의 수단은 블리더저항회로의 폴리실리콘박막저항이 동일 칩상에서 정리된 MOS트랜지스터의 게이트전극보다 얇은 막두께를 가지도록 만들어지는 것을 특징으로 한다. 이는 저항값의 분산이 작으며, 저항값의 온도 의존성이 박막저항(특히 폴리실리콘박막저항)의 막두께가 얇아질 때 동일 시트저항에서도 낮아지는 사실이 본 발명자의 실험을 통해 명확해 진다는 것에 근거하고 있다.

본 발명의 반도체장치에 따르면 박막저항 및 상기 박막저항을 이용하는 블리더저항회로의 박막저항 하부의 전도체 상의 배선의 전위를 각각의 저항의 전위와 거의 같게 하므로써 보다 정확한 전압분할비를 가지는 고 정도의 블리더저항회로를 실현할 수 있다. 특히 박막저항에 폴리실리콘이 사용되는 경우 본 발명의 장치에 있어서 저항값의 분산을 제어하고 상기 블리더저항회로의 폴리실리콘박막저항의 막두께를 얇게 하므로써 저항값의 온도의존성을 작게할 수 있다.

또한 작은 온도계수를 가지는 고 정도의 반도체장치 즉 상기 블리더저항회로를 가지는 전압검출기 및 전압조정기 등의 반도체장치를 얻을 수 있다.

이하 본 발명의 양호한 실시예를 도면을 참조하여 설명한다.

도 1은 본 발명에 따른 일 실시예의 반도체장치의 블리더저항회로를 도시하는 단면도로서, 스플리트 P-웰영역(301, 302, 303)이 묽은 N-형 불순물 농도를 가지는 실리콘반도체기판(101)에 형성된다. 실리콘산화막(102)은 실리콘반도체기판(101)상에 형성되고 폴리실리콘저항(105, 106, 107)은 각기 배선과 접촉을 형성하기 위한 후막의 N-형 불순물영역(103)사이에 놓여진 고저항영역(4)을 가지며 상기 실리콘산화막(102)상에 형성된다. 또한 각기 알루미늄으로 이루어진 배선(201, 202, 203, 204)은 상기 후막의 N-형불순물영역에 접속된다. 여기서 설명치는 않았지만 상기 웰영역(301)은 배선(202)에 전기적으로 접속되며, 웰영역(302)는 배선(203)에 그리고 웰영역(303)은 배선(204)에 각기 접속된다. 따라서 상기 영역간에는 동일한 전위가 형성된다. 그러므로 폴리실리콘저항(105)의 고저항영역(104)의 전위, 그위에 위치한 배선(202)의 전위 및 상기 저항 하부에 위치한 웰영역(301)의 전위는 서로 거의 동일하게된다. 폴리실리콘저항(106, 107), 그 위에 위치한 배선(206, 207)상기 저항의 하부에 위치한 웰영역(302, 303)사이의 전위의 관계는 상기와 같게된다. 각각의 폴리실리콘저항 자체의 전위, 그 위와 아래에 위치한 배선과 웰영역의 전위를 서로 같게 하므로써 각각의 폴리실리콘저항(105, 106, 107)의 저항값이 정확하게 유지된다. 그외에 상기 실리콘산화막(102)을 후막으로 형성하는 것이 바람직한 경우 상기 실리콘산화막(102)의 위치에 질화규소막을 가지는 합성막을 이용하여 상기 실리콘반도체기판(101)과 폴리실리콘저항(105, 106, 107)사이에 절연성능을 유지할 수 있다. 또한 상기의 경우 실리콘반도체기판(101)의 전도형이 P-형으로 되며 웰영역(301, 302, 303)은 N-형으로 만들어진다. 상기 웰영역(301, 302, 303)의 불순물농도는 실리콘반도체기판(101)의 공핍을 방지하는 차원에서 상기 실리콘반도체기판(101)의 표면에서 거의 1E16atoms/㎤ 또는 그 이상으로되며 상기 영역이 웰영역인 경우에도 진한 불순물농도가 얻어지는 것이 바람직하다. 상기 폴리실리콘저항의 양은 제한되지 않지만 블리더저항회로에 필요한 전압분할피스의 수에 따라 설정될 수 있다. 또한 기술치는 않았지만 각각의 저항과 관련하여 웰영역을 분할하고 그것을 배열하는 것이 어려운 경우 각각의 저항과 관련하여 웰영역(301, 302, 303)을 함께 두거나 상기 블리더저항회로의 고집적에 최고의 우선순위를 제공하도록 분할하지 않고 상기 영역을 전체적으로 형성하는 것이 좋다. 이 경우 전압분할의 정도가 다소 희생되지만 이는 도 1의 실시예에서 차선의 정책이라할 수 있다. 또한 도 1을 참조하여 실리콘반도체기판(101)이 N-형이며 상기 웰영역(301, 302, 303)이 P-형으로 되는 것이 기술되지만 P-형을 나타내도록 실리콘반도체기판(101)을 형성하고 N-형을 형성하도록 웰영역(301, 302, 303)을 형성하는 것은 중요치 않다.

도 2는 본 발명에 따른 다른 실시예의 반도체장치의 블리더저항회로의 단면도로서 실리콘산화막(102)이 실리콘기판(101)상에 형성되며 두터운 N-형폴리실리콘박막(401, 402, 403)이 상기 실리콘산화막(102)상에 형성된다. 폴리실리콘저항(105, 106, 107)은 각기 실리콘산화막 등으로 이루어진 제 1절연막(404)을 통해 배선과 접촉을 형성하는 후막의 N-형 불순물영역(103)사이에 놓여진 고저항영역(104)를 가지며 두터운 N-형폴리실리콘박막(401, 402, 403)상에 형성된다. 또한 알루미늄배선(201, 202, 203)이 실리콘산화막 등으로 이루어진 제 2절연막(405)를 통해 폴리실리콘저항(105, 106 107)상에 형성되며 접촉홀(506,507)을 통해 폴리실리콘저항(105, 106, 107)의 후막의 N-형불순물영역(103)과 두터운 N- 형폴리실리콘박막(401, 402 403)에 각각 접속된다. 따라서 폴리실리콘저항(105)의 고저항영역(104)의 전위, 그위에 위치한 배선(202)의 전위 및 상기 저항 하부에 위치한 두터운 N-형폴리실리콘박막(401)의 전위는 서로 거의 동일하게된다. 폴리실리콘저항(106, 107), 그 위에 위치한 배선(203, 204), 상기 저항의 하부에 위치한 두터운 폴리실리콘박막(402, 403)의 전위사이의 관계는 상기와 같게된다. 각각의 폴리실리콘저항 자체의 전위, 그 위와 아래에 위치한 배선과 N-형폴리실리콘박막의 전위를 서로 같게 하므로써 각각의 폴리실리콘저항(105, 106, 107)의 저항값이 정확하게 유지된다. 이밖에 기술치는 않았지만 MOS트랜지스터가 블리더저항회로와 같은 칩상에 형성되는 경우 상기 두터운 N-형폴리실리콘박막(401, 402,403)과 같은 막의 게이트 전극을 형성하므로써 제조 프로세스를 간략화하는데 도움을 줄 수 있다. 또한 도 1에 도시한 실시예에서 기술한 신뢰성의 관점에서 질화규소막을 가지는 합성막으로서 제 1절연막(404) 및 제 2절연막(405) 모두 또는 하나를 형성하는 것이 효과적이다. 아울러 폴리실리콘저항의 량은 제한되지 않지만 상기 블리더저항회로에 필요한 전압분할피스의 수에 따라 설정될 수 있다.

도 3은 본 발명에 따른 반도체장치의 블리더저항회로영역의 일부를 확대한 실시예에 대한 단면도로서,

도 2와는 동전위에 있는 것이 바람직한 알루미늄배선(203), 두터운 N-형 불순물영역(103) 및 두터운 N-형 폴리실리콘박막(402)이 하나의 접촉홀을 통해 접속되는 것이 다르다. 이로써 접촉홀형성영역으로 점유된 에리어를 감소시켜서 전체의 블리더저항회로영역의 에리어를 감소시키는 효과를 발생할 수 있다. 동일한 부분에 대해서는 도 2와 같은 참조번호를 부여했다.

도 4는 0V 내지 5V의 전위가 10㏀의 시트저항을 가지는 폴리실리콘저항위의 배선에 인가된 경우 폴리실리콘저항의 막두께와 폴리실리콘저항의 저항값의 분산(slippage)사이의 관계를 도시하는 도면으로서,

도면에서 알수 있는 바와 같이 폴리실리콘저항의 막두께가 얇아질 때 배선의 전위에 의한 영향을 받는 것이 어렵다. 특히 상기 폴리실리콘저항의 막두께를 거의 10 내지 20,000 Å으로서 설정하므로써 저항값의 분산을 제어할 수 있다. 균일한 연속의 막을 가지는 폴리실리콘저항을 형성하기 위해 현재의 제조방법으로(CVD방법 등)대략 100 Å으로 막두께를 설정하는 것이 바람직하다. 비접속의 막이 생기면 대조적으로 저항값에 분산이 생긴다.

도 5는 본 발명에 따른 다른 실시예의 반도체장치를 도시하는데,

실리콘반도체기판(101)상에 한 쌍의 소스영역(131),드레인영역(132), 폴리실리콘게이트전극(133)을 가지는 MOS트랜지스터(134)가 형성된다. 한편 알루미늄배선(136)과의 접촉을 형성하도록 고농도의 불순물영역(137)사이에 놓여진 고저항영역을 가지는 폴리실리콘박막저항(139)이 필드산화막(135)상에 형성된다. 간략화를 위해 단지 하나의 폴리실리콘박막저항이 도 5에 도시되지만 실질적인 블리더저항회로영역은 복수의 폴리실리콘박막저항으로 이루어진다.

도 5에 있어서 얇은 막두께를 가지도록 폴리실리콘박막저항(139)이 형성되며 MOS트랜지스터(134)의 게이트전극(133)과 폴리실리콘박막저항(139)은 다른 막두께를 가진다. 예를들면 폴리실리콘게이트전극(133)의 막두께는 4,000 옹스트롬으로 되며 폴리실리콘박막저항(139)의 막두께는 1,000 옹스트롬으로 된다. 폴리실리콘게이트전극(133)은 배선의 듀티(duty)를 부분적으로 채우는데 필요하며 가능한한 가장낮은 시트저항을 가지는 것이 바람직하다. 이와는 대조적으로 폴리실리콘박막저항(139)의 경우에는 가장 높은 가능성의 정확한 시트저항값 및 상기 저항값의 작은 온도계수가 요구된다. 따라서 목적에 맞게 MOS 트랜지스터(134)의 폴리실리콘게이트전극(133)의 막두께 및 폴리실리콘박막저항(139)의 막두께를 변경하는 것이 효과적이고 바람직한 수단이 된다. 여기서 상기 폴리실리콘박막저항(139)의 저항값의 온도계수를 작게하는 방법으로서 막두께를 얇게하는 것이 간단하고 매우 효과적이다. 이에 대해서는 본 발명자의 실험데이타를 근거로 이하 설명한다.

도 6은 블리더저항회로에 있어서 10㏀의 시트저항을 가지는 폴리실리콘박막의 저항값에 대한 온도계수(TC)와 폴리실리콘박막저항의 막두께 사이의 관계를 나타내는 도면으로서,

상기 폴리실리콘박막저항의 저항값의 온도계수는 상기 폴리실리콘박막저항의 막두께를 얇게하므로써 현저히 감소될 수 있다. 특히 1,000 옹스트롬 또는 그 이하의 막두께에서 TC 를 -3,000ppm/℃ 또는 그 이하로 아주 작게 할 수 있다.

도 6은 10㏀ 의 시트저항을 가지는 폴리실리콘박막저항에 관한 일례를 도시하는데, 본 발명자의 실험에 의하면 폴리실리콘박막저항의 온도계수(TC)가 적어도 1 내지 500㏀의 시트저항범위내에서 폴리실리콘박막저항의 막두께를 얇게하므로써 낮아질 수 있음이 명확하다.

도 7은 본 발명에 따른 다른 실시예의 반도체장치에 대한 단면도로서,

이산화실리콘 등으로 이루어진 제 1절연막(151)은 실리콘반도체기판(101)상에 형성되며 알루미늄 등의 금속배선과 접촉하도록 고 불순물농도를 가지는 저저항영역 사이에 놓여진 고저항영역(154)을 가지는 폴리실리콘박막저항(155)이 제 1절연막(151)의 평형면 상에 형성된다. PSG 또는 BPSG 등으로 이루어진 제 2절연막(156)이 폴리실리콘박막저항(155)과 제 1절연막(151)상에 형성되며 상기 제 2절연막(156)내에 접촉홀(157)이 제공되어서 금속배선(152) 및 고 불순물농도를 가지는 저저항영역(153)이 그를 통해 전기적으로 접속된다. 여기서 폴리실리콘박막저항(155)내의 고저항영역(154)의 막두께는 저저항영역(153)보다 얇게 만들어진다. 상기 고저항영역(154)의 막두께를 얇게 하므로써 고 시트저항값이 얻어지며 점유에리어를 줄이는 동시에 작은 온도계수가 얻어진다. 한편 저저항영역(153)이 두텁게 형성되어서 상기 금속배선(152)과 접속하기 위한 접촉홀(157)을 형성할 시 상기 폴리실리콘층을 통한 침투가 발생되지 않는다. 본 발명자에 의한 실험에 있어서 대략 10㏀/□ □ 저항값의 경우에 상기 고저항영역(154)의 막두께를 1,000 옹스트롬 또는 그 이하로 설정하므로써 저항값의 온도계수가 아주 작게 -3,000ppm/℃ 또는그 이하로 될 수 있다. 또한 현재의 IC프로세스에 있어서 접촉홀이 정제를 위한 건조에칭으로 일반적으로 형성된다. 상기 접촉홀(157)이 제 2절연막(156)에 형성되는 경우 오버에칭이 행해져서 에칭리마인더(etching remainder)가 생성되지 않지만 그 사이에 상기 폴리실리콘박막저항(155)내의 저저항영역(153)이 에칭된다. 따라서 상기 저저항영역(153)의 막두께를 두텁게 하므로써 접촉홀(157)의 관통이 방지된다. 제 2 절연막(156)이 PSG 또는 BPSG로 구성되고 그 막두께가 1 미크론 또는 그 이하로 되는 경우 저저항영역(153)의 막두께가 거의 2,000옹스크롬 또는 그이상으로 되면 관통이 방지될 수 있다.

도 8은 본 발명에 따른 또 다른 실시예의 반도체장치의 단면도로서,

도 7에 도시한 실시예와 다른 것은 제 1 절연막(151)의 막두께가 부분적으로 다르며 상기 폴리실리콘박막저항(155)의 저저항영역(153)이 박막두께를 가지는 영역상에 형성되며 저저항영역(153)의 표면 및 고저항영역(154)이 거의 평형의 동일면을 형성한다는 것이다. 이로써 고저항영역(154)을 얇게 형성하는 것이 가능하고 한편으로 저저항영역(153)을 두텁게 형성하는 것이 가능하기 때문에 도 7에 도시한 실시예에 기술된 효과를 얻을 수 있다. 다른 부분에 대한 설명은 도 7의 도면부호와 동일한 도면부호를 부여하는 것으로 대신한다.

도 7 및 8에 있어서 설명을 간단히 하도록 단지 하나의 폴리실리콘박막저항이 도시되지만 실제의 저항회로영역은 복수의 폴리실리콘박막저항으로 구성된다.

도 9는 본 발명에 따른 블리더저항회로를 이용하는 일 실시예의 전압검출기를 도시하는 블록도로서,

간략화를 위해 일례의 간단한 회로가 도시되지만 경우에 따라 실제의 제품에 여러 기능부들이 부가될 수 있다.

상기 전압검출기의 기본회로구성은 전류원(703), 기준전압회로(701), 블리더저항회로(702) 및 에러증폭기(704)이며 상기 외에 인버터(706), N-형트랜지스터(705, 708), P-형트랜지스터(707) 등이 부가된다. 이하 일부의 동작을 간단히 기술한다.

VDD가 소정의 소거전압 또는 그 이상인 경우 N-형트랜지스터(705, 708)가 턴오프되며 p-형트랜지스터(707)가 턴온되고 출력단자에서 VDD가 출력된다. 상기 에러증폭기(704)의 입력전압은 이 경우 (RB+RC)/(RA+RB+RC)*VDD가 된다.

상기 VDD가 낮아져서 검출전압 또는 그 이하에 이르면 VSS가 상기 출력단자에서 출력된다. 이 경우 N-형트랜지스터(705)는 온 상태에 있으며 상기 에러증폭기(704)의 입력전압은 RB/(RA+RB)*VDD로 된다.

기술한 바와 같이 상기 기준전압회로(701)에서 발생된 기준전압과 에러증폭기(704)에 의해 블리더저항회로(702)에서 분할된 전압을 비교하므로서 기본동작이 행해진다. 따라서 상기 블리더저항회로(702)에서 분할된 전압의 정도가 극히 중요하다. 상기 블리더저항회로(702)의 정도가 낮으면 상기 에러증폭기(704)로의 입력전압이 변동하며 소정의 소거 또는 검출전압을 더 이상 얻을 수 없게된다. 고 정도의 전압 분할이 본 발명에 따른 블리더저항회로를 이용하여 행해질 수 있으므로 IC 등의 제품수량을 개선할 수 있으며 보다 고 정도의 전압검출기를 제조할 수 있다. 또한 전 블리더저항회로(702)의 저항값이 대부분 1㏁ 또는 그 이상으로 높게되어 IC의 전류소모를 제어할 수 있다. 이 경우 매우 가느다란 형을 가지는 저항이 고정의 정도를 유지할 목적의 구조에 통합되므로 넓은 에리어가 필요시된다. 전압검출기에 있어서는 전 IC칩에리어의 절반 또는 그 이상이 블리더저항회로로 채워지게된다. 본 발명에 따른 블리더저항회로는 각각의 저항의 저항값의 분산이 작으므로 짧은 구성으로 일정의 정도를 얻을 수 있다. 따라서 블리더저항회로의 점유에리어를 작게하는 것이 가능하여 전체 IC칩의 에리어 축소에 크게 기여하게된다.

도 10은 본 발명에 따른 블리더저항회로를 이용하는 일 실시예의 전압검출기를 도시하는 블록도로서,

간략화를 위해 일례의 간단한 회로를 도시했지만 경우에 따라 실제의 제품에 여러 기능부들이 부가된다.

상기 전압검출기의 기본 구성은 전류원(703), 기준전압회로(701), 블리더저항회로(702), 에러증폭기(704), 전류제어트랜지스터로서 동작하는 P-형트랜지스터(710) 등으로 이루어진다. 동작의 일부를 이하 간단히 설명한다.

에러증폭기(704)는 블리더저항회로(702)에 의해 분할된 전압을 기준전압회로(701)에서 발생된 기준전압과 비교하며 입력전압VIN 및 온도변화에 영향을 받지않는 고정 출력전압VOUT를 얻는데 필요시되는 게이트전압을 P-형트랜지스터에 공급한다.

상기 전압조정기에 있어서 기준전압회로(701)에서 발생된 기준전압과 도 9에 기술된 전압검출기의 경우와 유사한 에러증폭기(704)에 의해 블리더저항회로(702)에서 분할된 전압을 비교하므로써 기본동작이 실행된다. 따라서 블리더저항회로(702)에서 분할된 전압의 정도는 매우 중요하다. 상기 블리더저항회로(702)의 전압분할의 정도가 낮은 경우 에러증폭기(704)로의 입력전압이 분산되어 소정의 출력전압VOUT를 더 이상 얻을 수 없다. 본 발명에 따른 블리더저항회로를 이용하여 고 정도의 전압분할을 할 수 있으므로 IC 등의 제품수량이 개선되고 보다 고정도의 전압조정기를 제조할 수 있다.

다음으로 본 발명에 따른 반도체장치의 제조방법을 도 11 및 12를 참조하여 설명한다.

도 11(a) 및 11(f)는 본 발명에 따른 반도체장치의 제조방법을 도시하는 단면도로서,

도 11(a)에 있어서 얇은 N- 형실리콘기판이 마련되며 이온주입방법에 의해 P-형불순물이 선택적으로 주입되며 그후 각각의 독립의 P-웰영역(802)을 형성하도록 열처리가 가해진다. 상기 P-웰영역(802)의 표면농도는 거의 1E16 atoms/㎤ 이다. 대략 8,000Å의 두께를 가지는 필드산화막(803)은 LOCOS방법으로 선택적으로 형성된다.

다음으로 도 11(b)에 도시한 바와 같이 게이트산화막(804)이 형성된후 소정의 트레숄드제어를 위한 도핑이 실행되고 CVD 방법에 의해 거의 4,000Å의 두께로 폴리실리콘층(805)이 용착되고 인 등의 불순물이 소정의 시트저항값을 얻도록 이온주입방법으로 주입된다. 다음으로 도11(c)에 도시한 바와 같이 고 농도의 인 등의 불순물이 폴리실리콘층(805)의 소정 영역이 저 저항을 나타내도록 선택적으로 도입된후 소정의 구성으로 에칭이 행해져서 게이트전극(806)과 저저항영역(808) 사이에 놓여진 고저항영역(809)을 각각 가지는 폴리실리콘저항(807)을 형성할 수 있다. 각각의 폴리실리콘저항(807)은 이전의 프로세스에서 형성된 P-웰영역과 인터페이스하도록 배열된다. 그러면 인 등의 N- 형불순물영역이 이온주입방법에 의해 주입되어 N- 형트랜지스터의 소스영역(8101) 및 드레인영역(811)을 형성한다. 여기서 P-형트랜지스터는 예시되지 않았지만 붕소 등의 P- 형 불순물이 N-형트랜지스터와 유사하게 이온주입방법으로 주입될 수 있어서 트랜지스터의 소스영역 및 트레인영역을 형성할 수 있다. 또한 도 11(d)에 도시한 바와 같이 PSG , NSG, 등으로 구성된 중간절연막(812)이 거의 8,000Å의 두께로 용착되고 접촉홀(813)이 형성된다. 도 11(e)에 도시한 바와 같이 배선이되는 거의 1 미크론의 두께를 가지는 알루미늄층(814)이 스퍼터링(sputtering)방법으로 용착되고 소정의 구성으로 패턴화된다. 이 경우 각각의 폴리실리콘저항(807)의 한 단부에서 저저항영역(808)에 접속된 알루미늄층(814)이 각각의 폴리실리콘저항(807)상에 배열된다. 또한 기술치는 않았지만 알루미늄층(814)은 상기 필드산화막(803)을 거쳐 각각의 폴리실리콘층(807)아래에 배열된 P- 웰영역(802)에 접속된다. 다음으로 도 11(f)에 도시한 바와 같이 질화규소막으로 이루어진 거의 8,000Å의 두께를 가지는 보호막(815)이 형성된다. 설명치는 않았지만 결합패드 등의 영역에서의 보호막(815)이 제거된다. 상술한 프로세스로서 본 발명에 따른 폴리실리콘저항을 가지는 반도체장치가 완성된다.

도 12(a) 내지 (f)는 본 발명에 따른 다른 실시예의 반도체장치를 제조하는 방법에 대한 단면도로서,

도 12(a)에 있어서 얇은 N-형 실리콘기판(801)이 마련되며 이온주입방법에 의해 P-형불순물이 선택적으로 주입되며 그후 열처리가 가해져서 분리형 독립의 P-웰영역(802)을 형성한다. P-웰영역의 표면농도는 거의 1E16 atoms/㎤ 이며 도 11에 도시된 실시예와는 폴리실리콘저항이 나중에 형성되는 P-웰영역을 형성할 필요가 없다는 것이 다르다. 다음으로 거의 8,000Å의 두께를 가지는 필드산화막(804)이 LOCOS 방법으로 선택적으로 형성된다. 게이트산화막(804)이 형성된후 소정의 트레숄드제어를 위해 채널도핑이 행해지고 CVD방법에 의해 거의 4,000Å의 두께로 폴리실리콘층(805)이 용착된다. 그러면 고 농도의 인 등의 불순물이 주입되어 P-형실리콘층(805)이 저저항을 나타낸다. 다음으로 도 12(b)에 도시한 바와 같이 폴리실리콘층(805)은 소정의 구성으로 에칭되어 저 저항의 게이트전극(806)과 저 저항 폴리실리콘층(901)을 형성한다. 또한 도 12(c)도에 도시한 바와 같이 제 1절연막(902)은 열산화방법 또는 CVD방법으로 형성된다. 상기 제 1산화막(902)는 실리콘산화막 또는 실리콘니트리드막을 포함하는 다층막으로 구성된다. 도 12(d)에서는 폴리실리콘이 800Å의 두께로 용착되며 소정의 시트저항값을 얻도록 인 등의 불순물이 이온주입방법으로 주입된다. 소정의 구성으로 패턴이 인가된후 인 등의 N-형불순물이 이온주입방법으로 주입되어 저저항영역(808)을 형성하고 동시에 N-형트랜지스터의 소스영역(810) 및 드레인영역(811)을 형성한다. 따라서 저 저항영역(808) 사이에 놓여진 각각의 고저항영역(809)을 가지는 폴리실리콘저항(807)이 완성된다. 여기서 각각의 폴리실리콘저항(807)은 제 1절연막(902)을 거쳐 저 저항폴리실리콘층(901)에 따라 형성된다. 또한 P-형트랜지스터영역이 도시되지는 않았지만 붕소 등의 P- 형불순물이 N-형트랜지스터와 유사하게 이온주입방법으로 주입되어 트랜지스터의 소스영역 및 드레인영역을 형성한다. 다음으로 도 12(e)에 도시한 바와 같이 PSG, NSG등으로 구성된 중간절연막(812)이 거의 8,000Å의 두께로 용착되어 접촉홀(813)이 형성된다. 동시에 폴리실리콘저항(807)의 저저항영역(808) 및 저저항 폴리실리콘층(901)이 접촉홀(903)을 통해 접속되도록 상기 중간층이 배열된다. 또한 도 12(f)에 도시한 바와 같이 배선으로되는 거의 1미크론의 두께를 가지는 알루미늄층(814)이 스퍼터링방법으로 용착되고 소정의 구성으로 패턴화된다. 이때 공통접촉홀(903)을 통해 제 1절연막(902)을 거쳐 하부에 배열된 저저항 폴리실리콘층(901)을 가지는 각각의 폴리실리콘저항(807)의 한 단부에서 저저항 영역(808)과 접속하는 알루미늄층(814)이 각각의 폴리실리콘저항(807) 상에 형성된다. 다음으로 질화규소막으로 이루어진 거의 8,000Å의 두께를 가지는 보호막(815)이 형성된다. 기술치는 않았지만 결합패드 등의 영역보호막이 제거된다. 상술한 프로세스로 본 발명에 따른 폴리실리콘저항을 가지는 반도체장치가 완성된다.

전술한 바와 같이 본 발명에 따르면 각각의 폴리실리콘저항의 저항값은 각각의 저항 자체, 그 상하부에 위치한 전도체의 전위를 서로 같게 하므로서 정확하게 유지된다. 따라서 정확한 전압분할비를 가지는 고 정도의 블리더저항을 실현할 수 있다. 또한 각각의 폴리실리콘저항의 저항값의 분산을 감소하고 폴리실리콘저항의 막두께를 거의 2,000Å또는 그 이하로 설정하므로써 고 정도의 블리더저항회로를 실현할 수 있다. 그리고 상기 블리더저항회로에 있어서 폴리실리콘저항의 막두께를 얇게하므로써 저항값의 온도계수를 작게할 수 있다. 특히 막두께가 1,000Å 또는 그 이하인 경우 10㏀/□ 의 시트저항값에서 3,000ppm/℃ 또는 그 이하의 작은 온도계수를 얻는 것이 가능하다. 따라서 넓은 온도범위에서 높은 전압분할의 정도를 보장할 수 있는 블리더저항이 통상의 방법으로 점유되는 에리어보다 작은 에리어로 형성될 수 있는 효과가 있다. 본 발명에 따른 전압검출기 및 전압조정기에서 고 정도의 전압분할이 가능하므로 IC 등의 제품수량이 개선되며 보다 정밀한 제품이 생산될 수 있다. 또한 전체 블리더저항회로의 저항값이 대부분 1㏁ 또는 그 이상의 고저항을 갖도록 만들어지므로 IC의 전류소모를 제어할 수 있다. 이 경우 아주 가느다란 구성의 저항이 임의의 정도를 유지할 목적의 구조에서 통합되므로 넓은 에리어가 필요하다. 전압검출기에서 전 IC에리어의 절반 이상이 블리더저항회로로 점유된다. 각각의 저항의 저항값의 분산이 본 발명에 다른 블리더저항회로에서 작으므로 짧은 구성으로 고정의 정도를 얻을 수 있다. 따라서 블리더저항회로로 점유된 에리어를 감소시키는 것이 가능하여 전체IC의 에리어 축소에 크게 기여하게된다.

본 발명에 따른 반도체장치의 제조방법을 채용하므로써 반도체장치가 특정의 프로세스 또는 실질적인 프로세스의 증가를 가져오지 않고 형성될 수 있다.

도 1은 본 발명에 따른 일 실시예의 반도체장치의 블리더저항회로(bleeder resistance circuit)영역의 단면도.

도 2는 본 발명에 따른 다른 실시예의 반도체장치의 블리더저항회로영역의 단면도.

도 3은 본 발명에 따른 일 실시예의 반도체장치의 블리더저항회로영역의 일부에 대한 확대 단면도.

도 4는 10㏀의 시트저항을 가지는 폴리실리콘 위의 알루미늄배선에 5V의 전위가 인가된 경우 폴리실리콘저항의 막두께와 폴리실리콘저항의 저항값의 분산(slippage) 사이의 관계를 도시하는 도면.

도 5는 본 발명에 따른 다른 실시예의 반도체장치의 단면도.

도 6은 블리더저항회로에 있어서 10㏀의 시트저항을 가지는 폴리실리콘박막저항의 저항값의 온도계수(TC)와 상기 폴리실리콘박막저항의 막두께 사이의 관계를 도시하는 도면.

도 7은 본 발명에 따른 또 다른 실시예의 반도체장치의 단면도.

도 8은 본 발명에 따른 제 3 실시예의 반도체장치의 단면도.

도 9는 본 발명에 따른 블리더저항회로를 이용하는 일 실시예의 전압검출기를 도시하는 블록도.

도 10은 본 발명에 따른 블리더저항을 이용하는 일 실시예의 전압조정기를 도시하는 블록도.

도 11은 본 발명에 따른 반도체장치의 일 실시예의 제조방법을 도시하는 단면도.

도 12는 본 발명에 따른 반도체장치의 다른 실시예의 제조방법을 도시하는 단면도.

*도면의 주요부분에 대한 부호의 가단한 설명*

101:실리콘반도체기판 102:실리콘산화막

103:N-형불순물영역 104:고저항영역

105,106,107폴리실리콘저항 201,202,203,204:배선

301,302,303:P-웰영역

Claims

기판 표면에 제1 절연막을 이용하여 형성되고, 소정의 저항치를 얻기 위한 불순물 저농도 영역과, 그 불순물 저농도 영역의 양단부에 전기적 접속을 위한 불순물 고농도 영역이 형성되는 폴리실리콘 박막 저항체를 복수 직렬로 접속한 블리더 저항 회로와,

제2 절연막을 이용하여, 상기 각각의 폴리실리콘 박막 저항체의 상기 불순물 저농도 영역과 평면적으로 겹쳐지도록 설치되는 전도체와,

상기 각각의 폴리실리콘 박막 저항체와 그 폴리실리콘 박막 저항체와 평면적으로 겹쳐지는 상기 전도체를, 실질적으로 동전위로 하기 위해, 상기 불순물 고농도 영역과 상기 전도체를 전기적으로 접속하고, 또한 그 접속부는, 각각 상기 직렬로 접속되는 폴리실리콘 박막 저항체의 전기적 접속 방향에 대하여, 동일 방향의 단부에 형성된 상기 불순물 고농도 영역에서 접속되어 있는 것을 특징으로 하는 반도체장치.
제 1 항에 있어서, 상기 박막저항체의 막두께는 10 내지 2,000Å인 것을 특징으로 하는 반도체장치.
제 1항에 있어서, 상기 박막저항체의 막두께는 각기 10 내지 1,000Å인 것을 특징으로 하는 반도체장치.
제 1항에 있어서, 상기 전도체는 실리콘기판에 형성된 웰영역으로 이루어진 것을 특징으로 하는 반도체장치.
제 1항에 있어서, 상기 전도체는 폴리실리콘으로 구성된 것을 특징으로 하는 반도체장치.
제 1항에 있어서, 상기 복수의 박막저항체 및 그에 대응하는 전도체의 전위는 공통 접촉홀을 통해 고정되는 것을 특징으로 하는 반도체장치.
제 1항에 있어서, 상기 블리더 저항 회로는 적어도 하나의 MOS트랜지스터를 이용하며, 상기 박막저항체의 막두께는 상기 MOS트랜지스터의 막두께보다 얇게 형성되는 것을 특징으로 하는 반도체장치.
제 7항에 있어서, 상기 박막저항체의 막두께는 각기 10내지 1,000Å인 것을 특징으로 하는 반도체장치.
제 7 항에 있어서,

상기 박막저항체의 저항값의 온도의존성은 -3,000ppm/℃ 또는 그 이하인 것을 특징으로 하는 반도체장치.
제 1항에 있어서, 상기 불순물 고농도 영역의 막두께는 상기 불순물 저농도 영역에 비해 작은 것을 특징으로 하는 반도체장치.
제 10항에 있어서, 상기 불순물 고농도 영역의 막두께는 각기 10내지 1000Å이며 상기 불순물 저농도 영역의 막두께는 2,000내지 10,000Å인 것을 특징으로 하는 반도체장치.
제 10항에 있어서, 상기 박막저항체의 상기 불순물 저농도 영역과 불순물 고농도 영역은 동일 평형면상에 형성되는 것을 특징으로 하는 반도체장치.
제 10항에 있어서, 상기 박막저항체의 상기 불순물 저농도 영역 및 불순물 고농도 영역의 상부면은 동일의 평형면을 형성하는 것을 특징으로 하는 반도체장치.
제 1항에 있어서, 상기 제1절연막은 실리콘산화막으로 된 것을 특징으로 하는 반도체장치.
제 1항에 있어서, 상기 제 1절연막은 실리콘니트리드막을 포함하는 다층 막으로 이루어진 것을 특징으로 하는 반도체장치.
제 1항에 있어서, 상기 복수의 박막저항체를 이용하는 전체 블리더저항회로의 저항값은 1 ㏁내지 100㏁인 것을 특징으로 하는 반도체장치.
실리콘기판을 준비해서 이온주입방법으로 선택적으로 분리 독립의 웰영역을 형성하는 단계;

LOCOS방법으로 선택적으로 필드산화막을 형성하는 단계;

이후 게이트산화막을 형성하고, 소정의 트레숄드를 제어하도록 채널도핑을 실행하며, CVD방법으로 폴리실리콘층을 용착하고, 상기 이온주입방법으로 인 등의 불순물을 주입하여 소정의 시트저항값을 얻는단계;

상기 폴리실리콘층의 소정의 영역이 저저항을 나타내도록 고 농도의 인 등의 불순물을 주입한후 상기 폴리실리콘저항 각각이 상기 웰영역과 조화되도록 소정의 형상으로 저저항영역사이에 놓여진 저저항영역 및 고저항영역의 게이트전극을 가지는 폴리실리콘저항을 에칭해서 그 들을 배열하는 단계;

N- 형트랜지스터의 소스영역 및 드레인영역을 형성하도록 이온주입방법으로 붕소 등의 P-형불순물을 주입하는 단계;

PSG, NSG, 등으로 이루어진 중간절연막을 용착한 후 접촉홀을 형성하는 단계;

스퍼터링방법으로 배선이되는 알루미늄층을 용착하고 그 알루미늄층을 패터닝해서 상기 폴리실리콘저항의 각각의 한 단부에서의 저저항영역 및 상기 웰영역의 각각에 접속된 알루미늄층 각각이 상기 각각의 폴리실리콘저항 상에 배열되도록 하는 단계; 및

보호막을 형성하고 결합패드 등의 영역에 대한 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
실리콘기판을 준비하고, 이온주입방법으로 분리 독립의 웰영역을 선택적으로 형성하고, LOCOS방법으로 필드산화막을 선택적으로 형성하는 단계;

게이트산화막형성후 소정의 트레숄드를 제어하기 위한 채널도핑을 실행하고, CVD 방법으로 제 1폴리실리콘층을 용착하고, 상기 제 1폴리실리콘층이 저저항을 나타내도록 고 농도의 인 등의 불순물을 주입하는단계;

저 저항의 게이트전극 및 저 저항의 폴리실리콘층을 형성하도록 소정의 구성으로 제 1폴리실리콘층을 에칭하는 단계;

열적 산화방법, CVD 방법 등으로 제 1절연막을 형성하는단계;

상기 제 1폴리실리콘층의 막두께보다 얇은 막두께를 가지는 제 2폴리실리콘층을 용착하고 소정의 시트저항값을 얻도록 이온주입방법으로 인 등의 불순물을 주입하는 단계;

상기 제 1절연막을 통해 독립의 저저항 폴리실리콘층 상에 제 2 폴리실리콘층을 이용하는 폴리실리콘저항이 형성 배열되도록 상기 폴리실리콘저항을 패터닝하는 단계;

상기 폴리실리콘저항의 일부에서 저저항영역을 형성하고 동시에 N- 형트랜지스터의 소스 및 드레인 영역을 형성하도록 이온주입방법으로 인 등의 N-형 불순물을 주입하는 단계;

P-형트랜지스터의 소스 및 드레인영역을 형성하도록 이온주입방법으로 붕소 등의 P-형불순물을 주입하는단계;

PSG, NSG, 등의 중간절연막을 용착하고, 상기 폴리시리리콘저항의 저저항영역 및 상기 저저항 폴리실리콘층이 접촉홀을 통해 접속되도록 상기 접촉홀을 형성하는 단계;

각각의 폴리시리콘저항의 한 단부에서의 저저항영역 및 상기 제 1절연막을 통해 상기 저저항 영역의 아래에 배열된 각각의 저저항 폴리실리콘층이 공통 접촉홀을 통해 접속된 알루미늄층이 각각의 폴리실리콘저항상에 배열되도록 배선이되는 상기 알루미늄층을 스퍼터링방법으로 용착해서 그 알루미늄층을 패터닝하는 단계 및;

보호막을 형성하고, 결합패드 등의 임의의 영역에서 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치제조방법.