JPH03198366A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03198366A JPH03198366A JP33964489A JP33964489A JPH03198366A JP H03198366 A JPH03198366 A JP H03198366A JP 33964489 A JP33964489 A JP 33964489A JP 33964489 A JP33964489 A JP 33964489A JP H03198366 A JPH03198366 A JP H03198366A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に多層配線を有する
半導体集積回路に関する。
半導体集積回路に関する。
従来の半導体集積回路は、トランジスタや容量素子など
の形成された素子領域上に、信号配線を形成して面積増
大を防ぐ方法と、素子領域と配線領域６を分けて設ける
パスライン方式などのレイアウト方法がとられている。
の形成された素子領域上に、信号配線を形成して面積増
大を防ぐ方法と、素子領域と配線領域６を分けて設ける
パスライン方式などのレイアウト方法がとられている。
第３図（ａ）、（ｂ）は従来の半導体集積回路の一例を
示すレイアウト図及びｃ−ｃ’線断面図である。
示すレイアウト図及びｃ−ｃ’線断面図である。
第３図（ａ）、（ｂ）に示すように、Ｐ型シリコン基板
１の上にフィールド酸化Ｊｌ！２を３長けて素子形成領
域を区画し、素子形成領域の表ＤｉＩに設けたゲート絶
縁膜３を介してゲート絶縁膜３の下面に設けたＮ−型拡
散層４及びＮ＋型型数散層６、ゲート絶縁膜３の上に設
けたゲート電極５によりＭＯ３型容量素子を形成する。
１の上にフィールド酸化Ｊｌ！２を３長けて素子形成領
域を区画し、素子形成領域の表ＤｉＩに設けたゲート絶
縁膜３を介してゲート絶縁膜３の下面に設けたＮ−型拡
散層４及びＮ＋型型数散層６、ゲート絶縁膜３の上に設
けたゲート電極５によりＭＯ３型容量素子を形成する。
次に、ゲート電極５を含む表面に層間絶縁膜７を設け、
層間絶縁膜７の上に信号配線１２を設ける。
層間絶縁膜７の上に信号配線１２を設ける。
上述した従来の半導体集積回路のレイアウト配置では、
容量素子を形成するゲート電極５と信号配線１２の間に
存在する層間絶縁膜７により寄生容量Ｃ１，Ｃ２，Ｃ３
が形成されるなめ容量素子の動作により信号配線１２は
電位変動を受ける。
容量素子を形成するゲート電極５と信号配線１２の間に
存在する層間絶縁膜７により寄生容量Ｃ１，Ｃ２，Ｃ３
が形成されるなめ容量素子の動作により信号配線１２は
電位変動を受ける。
上記寄生容量は、容量素子の容量が大きくなると、つま
り素子領域の面積が大きくなると益々大きくなりノイズ
を受けやすくなる。
り素子領域の面積が大きくなると益々大きくなりノイズ
を受けやすくなる。
本発明の半導体集積回路は、半導体基板上に設けた素子
形成領域と、前記素子形成領域に設けた半導体素子と、
前記半導体素子を含む表面に設けた第１の層間絶縁膜と
、前記第１の層間絶縁膜上に設けて電源電位又は接地電
位を印加する導体層と、前記導体層を含む表面に設けた
第２の層間絶縁膜と前記素子形成領域上の前記第２の層
間絶縁膜の上に設けた信号配線とを有する。
形成領域と、前記素子形成領域に設けた半導体素子と、
前記半導体素子を含む表面に設けた第１の層間絶縁膜と
、前記第１の層間絶縁膜上に設けて電源電位又は接地電
位を印加する導体層と、前記導体層を含む表面に設けた
第２の層間絶縁膜と前記素子形成領域上の前記第２の層
間絶縁膜の上に設けた信号配線とを有する。
次に、本発明について図面を参照して説明する。
第１図（ａ＞、（ｂ）は本発明の第１の実施例を示すレ
イアウト図及びＡ−Ａ’線断面図である。
イアウト図及びＡ−Ａ’線断面図である。
第１図（ａ）、（ｂ）に示すように、Ｐ型シリコン基板
１の一主面に選択的にフィールド酸化膜２を設けて素子
形成領域を区画し、素子形成領域の表面に厚さ３０ｎｍ
のゲート酸化膜３を設ける。次に、フィールド酸化膜２
をマスクとしてＮ型不純物をイオン注入してＮ−型拡散
層４を設ける。次にゲート酸化膜３の上に選択的にゲー
ト電極５を設け、ゲート電極５及びフィールド酸化膜２
をマスクとして自己整合的にＮ型不純物をイオン注入し
てＮ＋型型数散層６設けてＭＯ３型容量素子を形成する
。次に、ゲート電極５を含む表面にＰＳＧ膜等の層間絶
縁膜７を堆積し、層間絶縁膜７の上に不純物を含む多結
晶シリコン層９を設け、多結晶シリコン層９を含む表面
に層間絶縁膜８を堆積する。次に、層間絶縁膜８にコン
タクトホール１０を設け、コンタクトホール１０の多結
晶シリコン層９に接続する配線１１を設け、多結晶シリ
コン層９の上に配置して層間絶縁膜８の上に信号配線１
２を設ける。ここで、配線１１は電源電位又は接地電位
に固定することにより容量素子の電位変動により信号配
線１２の電位変動を生ずることを防止する。
１の一主面に選択的にフィールド酸化膜２を設けて素子
形成領域を区画し、素子形成領域の表面に厚さ３０ｎｍ
のゲート酸化膜３を設ける。次に、フィールド酸化膜２
をマスクとしてＮ型不純物をイオン注入してＮ−型拡散
層４を設ける。次にゲート酸化膜３の上に選択的にゲー
ト電極５を設け、ゲート電極５及びフィールド酸化膜２
をマスクとして自己整合的にＮ型不純物をイオン注入し
てＮ＋型型数散層６設けてＭＯ３型容量素子を形成する
。次に、ゲート電極５を含む表面にＰＳＧ膜等の層間絶
縁膜７を堆積し、層間絶縁膜７の上に不純物を含む多結
晶シリコン層９を設け、多結晶シリコン層９を含む表面
に層間絶縁膜８を堆積する。次に、層間絶縁膜８にコン
タクトホール１０を設け、コンタクトホール１０の多結
晶シリコン層９に接続する配線１１を設け、多結晶シリ
コン層９の上に配置して層間絶縁膜８の上に信号配線１
２を設ける。ここで、配線１１は電源電位又は接地電位
に固定することにより容量素子の電位変動により信号配
線１２の電位変動を生ずることを防止する。
第２図（ａ）、（ｂ）は本発明の第２の実施例を示すレ
イアウト図及びＢ−Ｂ’線断面図である。
イアウト図及びＢ−Ｂ’線断面図である。
第２図（ａ）、（ｂ）に示すように、多結晶シリコン層
９が固定電位に接続されず、フローティング状態になっ
ている以外は第１の実施例と同じ構成を有しており、容
量素子の電位変動に対して多結晶シリコン層９は電位変
位を受けるが、その変位は、多結晶シリコン層９自体の
もつ容量、抵抗により小さく抑えられるため、その上部
に位置する信号配線１２の受ける電位変動は小さく抑え
られる。
９が固定電位に接続されず、フローティング状態になっ
ている以外は第１の実施例と同じ構成を有しており、容
量素子の電位変動に対して多結晶シリコン層９は電位変
位を受けるが、その変位は、多結晶シリコン層９自体の
もつ容量、抵抗により小さく抑えられるため、その上部
に位置する信号配線１２の受ける電位変動は小さく抑え
られる。
なお、多結晶シリコン層９の代りに高融点金属硅化物層
を用いても良い。
を用いても良い。
また、容量素子の代りにＭＯＳ）ランジスタを形成して
も良い。
も良い。
以上説明したように本発明の半導体集積回路は、素子領
域上に設けられたトランジスタ、または容量素子等の半
導体素子と、その上部に形成される信号配線の間に層間
絶縁膜を介して導体層を設け、この導体層に電源電位ま
たは接地電位を印加して固定電位にすることにより、半
導体素子により発生する電位変動の信号配線に及ぼす電
位変位を防止することができるという効果を有する。
域上に設けられたトランジスタ、または容量素子等の半
導体素子と、その上部に形成される信号配線の間に層間
絶縁膜を介して導体層を設け、この導体層に電源電位ま
たは接地電位を印加して固定電位にすることにより、半
導体素子により発生する電位変動の信号配線に及ぼす電
位変位を防止することができるという効果を有する。
第１図（ａ）、（ｂ）は本発明の第１の実施例のレイア
ウト図及びＡ−Ａ’線断面図、第２図（ａ）、（ｂ）は
本発明の第２の実施例のレイアウト図及びＢ−Ｂ’線断
面図、第３図（ａ）（ｂ）は従来の半導体集積回路のレ
イアウト図及びｃ−ｃ’線断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・Ｎ−型拡散層、５・
・・ゲート電極、６・・・Ｎ＋型型数散層７，８・・・
層間絶縁膜、 ９・・・多結晶シリコン層、 Ｏ・・・コンタク ト ホール、 １・・・配線、 ２・・・信号配線。
ウト図及びＡ−Ａ’線断面図、第２図（ａ）、（ｂ）は
本発明の第２の実施例のレイアウト図及びＢ−Ｂ’線断
面図、第３図（ａ）（ｂ）は従来の半導体集積回路のレ
イアウト図及びｃ−ｃ’線断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・Ｎ−型拡散層、５・
・・ゲート電極、６・・・Ｎ＋型型数散層７，８・・・
層間絶縁膜、 ９・・・多結晶シリコン層、 Ｏ・・・コンタク ト ホール、 １・・・配線、 ２・・・信号配線。
Claims (1)
- 半導体基板上に設けた素子形成領域と、前記素子形成領
域に設けた半導体素子と、前記半導体素子を含む表面に
設けた第１の層間絶縁膜と、前記第１の層間絶縁膜上に
設けて電源電位又は接地電位を印加する導体層と、前記
導体層を含む表面に設けた第２の層間絶縁膜と前記素子
形成領域上の前記第２の層間絶縁膜の上に設けた信号配
線とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33964489A JPH03198366A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33964489A JPH03198366A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198366A true JPH03198366A (ja) | 1991-08-29 |
Family
ID=18329455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33964489A Pending JPH03198366A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198366A (ja) |
-
1989
- 1989-12-26 JP JP33964489A patent/JPH03198366A/ja active Pending
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