JPS5994865A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5994865A JPS5994865A JP20566782A JP20566782A JPS5994865A JP S5994865 A JPS5994865 A JP S5994865A JP 20566782 A JP20566782 A JP 20566782A JP 20566782 A JP20566782 A JP 20566782A JP S5994865 A JPS5994865 A JP S5994865A
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- 238000009792 diffusion process Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 8
- 230000003068 static effect Effects 0.000 abstract description 2
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- 230000006378 damage Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はケート保護回路における静電耐圧の向上され
た半導体装置に関する。
た半導体装置に関する。
絶縁酸化膜上にゲート電極を配し、絶縁酸化膜下のシリ
コン基板表面のポテンシャルを制御するＭＯ８型半導体
装置においては、入力トランジスタの入力インピーダン
スが極めて高くしかも酸化膜の厚さが４００〜１０００
＾と薄いために絶縁耐圧が２０〜１００ｖと低い。
コン基板表面のポテンシャルを制御するＭＯ８型半導体
装置においては、入力トランジスタの入力インピーダン
スが極めて高くしかも酸化膜の厚さが４００〜１０００
＾と薄いために絶縁耐圧が２０〜１００ｖと低い。
このため摩擦等によって発生する静電気によって容易に
ゲート部の酸化膜（ゲート酸化膜）が破壊されてしまう
。従ってＭＯ８型半導体装置にはＰＮ接合の順方向特性
或いはブレークダウン特性を利用したゲート酸化膜を保
護する回路、いわゆるゲート保護回路が必ず設けられて
おり、ゲート酸化膜の破壊を防いでいる。
ゲート部の酸化膜（ゲート酸化膜）が破壊されてしまう
。従ってＭＯ８型半導体装置にはＰＮ接合の順方向特性
或いはブレークダウン特性を利用したゲート酸化膜を保
護する回路、いわゆるゲート保護回路が必ず設けられて
おり、ゲート酸化膜の破壊を防いでいる。
第１図に典型的なゲート保護回路の一例を示す。外部端
子Ａから入力された高電圧は、シリコン基板に対し逆導
電型の拡散層で形成された抵抗部Ｒにおいて、ブレーク
ダウン或いは１１ｍ方向特性によりα圧がクランプされ
ると共に、電圧波形がなまらされる。その後、ＭＯＳト
ランジスタＴ、のＰＮ接合に入力し、更にブレークダウ
ン電圧が低められる。これは、ＭＯＳトランジスタ゛Ｔ
１のゲート電極（こ低電位側の電源電圧ｙｓｓが印加さ
れているため、シリコン基板表面での電界が増大しブレ
ークダウン電圧が低下するためである。そして、このＭ
ＯＳトランジスタＴ、の先には保護されるべき主回路の
入力トランジスタＴ２のケート電極が接続される。
子Ａから入力された高電圧は、シリコン基板に対し逆導
電型の拡散層で形成された抵抗部Ｒにおいて、ブレーク
ダウン或いは１１ｍ方向特性によりα圧がクランプされ
ると共に、電圧波形がなまらされる。その後、ＭＯＳト
ランジスタＴ、のＰＮ接合に入力し、更にブレークダウ
ン電圧が低められる。これは、ＭＯＳトランジスタ゛Ｔ
１のゲート電極（こ低電位側の電源電圧ｙｓｓが印加さ
れているため、シリコン基板表面での電界が増大しブレ
ークダウン電圧が低下するためである。そして、このＭ
ＯＳトランジスタＴ、の先には保護されるべき主回路の
入力トランジスタＴ２のケート電極が接続される。
第２図には、上記ゲート保護回路の実際のパターン配置
を示す。拡散層やコンタクトホール等は設計の容易さ、
設計データの処理およびマスクの製作のやり易さから矩
形パターンの組合わせで作られている。ボンデインクパ
ッド１１からＡｌ（アルミニウム）配線が引き出さｎ、
この先で入力部コンタクトホール１２を通じてシリコン
基板に対し逆導電型の入力部拡散層ノ３に接続される。
を示す。拡散層やコンタクトホール等は設計の容易さ、
設計データの処理およびマスクの製作のやり易さから矩
形パターンの組合わせで作られている。ボンデインクパ
ッド１１からＡｌ（アルミニウム）配線が引き出さｎ、
この先で入力部コンタクトホール１２を通じてシリコン
基板に対し逆導電型の入力部拡散層ノ３に接続される。
この入力部拡散層１３は、比較的長い抵抗部Ｒに続き、
ＭＯＳ）ランジスタＴ１の拡散層につながって、この先
で入力トランジスタＴ２のケート電極（こ接続される。
ＭＯＳ）ランジスタＴ１の拡散層につながって、この先
で入力トランジスタＴ２のケート電極（こ接続される。
上記抵抗部Ｒは通常５００Ｑ−敬ＫＱの抵抗となるよう
にし、１〜５０８の時定紗を与えて、立上がりの鋭いパ
ルスのピーク１圧を減少させている。
にし、１〜５０８の時定紗を与えて、立上がりの鋭いパ
ルスのピーク１圧を減少させている。
しかし、近年高集積化が進みゲート酸化膜が益々薄く拡
散層が浅くなってきている現状において（才、比較的低
い入力′電圧に対しても、ケート保護回路自体が、特に
入力部コンタクトホール１２において破壊する不都合が
生じている。
散層が浅くなってきている現状において（才、比較的低
い入力′電圧に対しても、ケート保護回路自体が、特に
入力部コンタクトホール１２において破壊する不都合が
生じている。
第３図は従来のゲート保護回路における入力部コンタク
トホール１２での破壊の様子を示すもので、ＡＡ配線お
よび酸化膜等を取り除いて、シリコン基板表面に不動態
の膜を付着させ観察したものである。同、図の１３は入
力部拡散層のパターンを示す。
トホール１２での破壊の様子を示すもので、ＡＡ配線お
よび酸化膜等を取り除いて、シリコン基板表面に不動態
の膜を付着させ観察したものである。同、図の１３は入
力部拡散層のパターンを示す。
ここで、図に示すようにＰＮ接合の角の部分においてつ
の秋突起１４が観察さｎコンタクトホール１２の角部に
はアルミニウムの溶融・拡散した破壊１４′が見られる
。すなわち、ＰＮ接合の角部においては電界が集中する
ため大電流が流れ、この大電流はポンディングパッドか
らのＡｌ引出線から供給されているため、コンタクトホ
ール１２の角部において局部的な電流集中が起こり、熱
的にｂｉｔ引出線を浴融・拡散させたものである。
の秋突起１４が観察さｎコンタクトホール１２の角部に
はアルミニウムの溶融・拡散した破壊１４′が見られる
。すなわち、ＰＮ接合の角部においては電界が集中する
ため大電流が流れ、この大電流はポンディングパッドか
らのＡｌ引出線から供給されているため、コンタクトホ
ール１２の角部において局部的な電流集中が起こり、熱
的にｂｉｔ引出線を浴融・拡散させたものである。
このように、ポンディングパッドからの高１は圧が入力
部コンタクトホール１２より拡散層に印加されて大電流
が流れるため、ケート保護回路の他の部分に比べ入力部
コ〉′タクトホール１２が最も破壊され易い。
部コンタクトホール１２より拡散層に印加されて大電流
が流れるため、ケート保護回路の他の部分に比べ入力部
コ〉′タクトホール１２が最も破壊され易い。
従来、入力部拡散層１３の耐圧向上の対策としては第４
図ζこ示すように、入力部拡散ｊｄ１３をその角部にお
いて斜めに切り落とした形状とし、ＰＮ接合の角部にお
ける電界強度を減少させ電界の均一化を図ったものがあ
る。この場合、静電耐圧は第３図の場合に比べわば向上
するものの入力部コンタクトホール１２の角においてや
はりＡ４の溶融・拡散による破壊１４′が見られ、静電
耐圧が制限さｎていた。
図ζこ示すように、入力部拡散ｊｄ１３をその角部にお
いて斜めに切り落とした形状とし、ＰＮ接合の角部にお
ける電界強度を減少させ電界の均一化を図ったものがあ
る。この場合、静電耐圧は第３図の場合に比べわば向上
するものの入力部コンタクトホール１２の角においてや
はりＡ４の溶融・拡散による破壊１４′が見られ、静電
耐圧が制限さｎていた。
この発明は上記のような点に産みなされたもので、ＭＯ
８Ｏ８型体導体装置けるゲート保護回路等のコンタクト
ホールの角の電流集中を緩和し、静電耐圧の向上した半
導体装置を提供しようとするものである。
８Ｏ８型体導体装置けるゲート保護回路等のコンタクト
ホールの角の電流集中を緩和し、静電耐圧の向上した半
導体装置を提供しようとするものである。
すなわちこの発明に係る半導体装置は、外部信号に接続
されるコンタクトホールの角を取りコンタクトホールの
形状が鋭角とγよるよう（こして、コンタクトホールに
おける局部的な電流集中を防ぐようにしたものである。
されるコンタクトホールの角を取りコンタクトホールの
形状が鋭角とγよるよう（こして、コンタクトホールに
おける局部的な電流集中を防ぐようにしたものである。
ここで上記鈍角という意味は、予防の鈍角を連続してゆ
くと終極的には円弧となることから、円弧をも含んでい
る。
くと終極的には円弧となることから、円弧をも含んでい
る。
以下図面を参照してこの発明の一実施例につき説明する
。第５図は、第１の実施例を示すもので、以下Ａｎ配線
は図示しない。この図１こ示すものでは、第４図に示す
従来のコンタクトホール１２の角部を斜めｌこ切った形
状としたものである。すなわち第４図において、入力部
拡散Ｊ−１３の辺１５付近に流れる電流は、この辺１５
に対向する位置にあるコンタクトホール１２の角部１６
付近から供給されることになり、角部１６に電流が集中
したが、第５図Ｏこ示すものでは、入力部拡散層１３の
辺１５付近に流れる電流はコンタクトホール１２の辺１
６ａから供給されるため、コンタクトホール１２の角部
における１流集中を緩和させることができる。
。第５図は、第１の実施例を示すもので、以下Ａｎ配線
は図示しない。この図１こ示すものでは、第４図に示す
従来のコンタクトホール１２の角部を斜めｌこ切った形
状としたものである。すなわち第４図において、入力部
拡散Ｊ−１３の辺１５付近に流れる電流は、この辺１５
に対向する位置にあるコンタクトホール１２の角部１６
付近から供給されることになり、角部１６に電流が集中
したが、第５図Ｏこ示すものでは、入力部拡散層１３の
辺１５付近に流れる電流はコンタクトホール１２の辺１
６ａから供給されるため、コンタクトホール１２の角部
における１流集中を緩和させることができる。
ここで、第４図に示すゲート保護回路の接続部を有する
装置と第５図（こ示すゲート保藤回路の接続部を有する
装置とに、同一条件で強制破壊実験を行ったところ、第
４図に示す従来のものでは静電耐圧が３２０ｖ程度であ
ったのに対し、第５図に示すものでは４００ｖに改善さ
れた。
装置と第５図（こ示すゲート保藤回路の接続部を有する
装置とに、同一条件で強制破壊実験を行ったところ、第
４図に示す従来のものでは静電耐圧が３２０ｖ程度であ
ったのに対し、第５図に示すものでは４００ｖに改善さ
れた。
第６図暑こ示すものは、入力部拡散層１３および入力部
コンタクトホール１２の角部を円孤状にしたもので、コ
ンタクトホール１２から拡散層１３に向けて流れる電流
の分布をより均一化させることができる。第７図に示す
ものは、入力拡散層１３と、コンタクトホール１２とを
同心円状（こ設けたもので、コンタクトホールノ′２周
囲での電流分布をほぼ完全に均一化したものにでき、最
も望ましい形状といえる。
コンタクトホール１２の角部を円孤状にしたもので、コ
ンタクトホール１２から拡散層１３に向けて流れる電流
の分布をより均一化させることができる。第７図に示す
ものは、入力拡散層１３と、コンタクトホール１２とを
同心円状（こ設けたもので、コンタクトホールノ′２周
囲での電流分布をほぼ完全に均一化したものにでき、最
も望ましい形状といえる。
以上のようにこの発明によれば、コンタクトホールを角
のとれた連続的な形状とすることにより、コンタクトホ
ールにおける局部的な電流集中を緩和できるため、静電
耐圧の向上した半導体装置を提供することができる。
のとれた連続的な形状とすることにより、コンタクトホ
ールにおける局部的な電流集中を緩和できるため、静電
耐圧の向上した半導体装置を提供することができる。
同、上記実施例では、ゲート保護回路の入力部コンタク
トホールの角を直線状或いは円孤状にとる場合等を示し
たが、コンタクトボールの形状を楕円形にする等、矩形
状からより連続的な形状にしたものであれば他の形状で
も良く、コンタクトホールもゲート保護回路の入力部コ
ンタクトホールばかりでなく、外部と面接接続する出力
端のコンタクトボールに適用しても同様の効果があるこ
とは明らかである。
トホールの角を直線状或いは円孤状にとる場合等を示し
たが、コンタクトボールの形状を楕円形にする等、矩形
状からより連続的な形状にしたものであれば他の形状で
も良く、コンタクトホールもゲート保護回路の入力部コ
ンタクトホールばかりでなく、外部と面接接続する出力
端のコンタクトボールに適用しても同様の効果があるこ
とは明らかである。
第１図は入力保護回路の一例を示す回路図、第２図は上
記入力保護回路のパターンの一例を示す図、第３図は従
来の入力部拡散１＠伺近における静電破壊の様子を示す
図、第４図は従来の入力部拡散層付近を示す図、第５図
乃至第７図はそれぞれこの発明の一実施例に係る入力部
コンタクトホールおよび入力部拡散層を示す図である。 １１・・・ポンディングパッド、１２・・・入力部コン
タクトホール、１３・・・入力部拡散層。 第１図 第３図 第４図 第５図 第７図
記入力保護回路のパターンの一例を示す図、第３図は従
来の入力部拡散１＠伺近における静電破壊の様子を示す
図、第４図は従来の入力部拡散層付近を示す図、第５図
乃至第７図はそれぞれこの発明の一実施例に係る入力部
コンタクトホールおよび入力部拡散層を示す図である。 １１・・・ポンディングパッド、１２・・・入力部コン
タクトホール、１３・・・入力部拡散層。 第１図 第３図 第４図 第５図 第７図
Claims (5)
- （１） 半導体基板と、この半導体基板に設けられた
拡散層と、上記半導体基板上に設けられた絶縁膜と、上
記拡散層上の絶縁膜に開口され外部信号と最初に接続さ
れる接続部のコンタクトホールとを具備し、上記コンタ
クトホールの形状は全て鈍角（鈍角の終極的な形状であ
る円弧を含む）から成っていることを％徴とする半導体
装置。 - （２）上記コンタクトホールの形状は入角形を成してい
ることを特徴とする特許請求の紛、四組１項記載の半導
体装置。 - （３） 上記コンタクトホールの形状は円形であるこ
とを特徴とする特許請求のれ四組１項記載の半導体装置
。 - （４）上記コンタクトホール下の拡散層の形状は全て鈍
角（鈍角の終極的な形状である円弧を含む）から成って
いることを特徴とする特許請求の範囲第１項乃至第３項
いずれか記載の半導体装置。 - （５）上記コンタクトホール下の拡散層の形状は円形で
あることを特徴とする特許請求の範囲第１項乃至第４項
いずれか記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20566782A JPS5994865A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20566782A JPS5994865A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994865A true JPS5994865A (ja) | 1984-05-31 |
Family
ID=16510690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20566782A Pending JPS5994865A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0218685A1 (en) * | 1985-04-08 | 1987-04-22 | Sgs Semiconductor Corp | INPUT CIRCUIT PROTECTED FROM ELECTROSTATIC DISCHARGE. |
| US5905307A (en) * | 1995-05-01 | 1999-05-18 | Oki Electric Industry Co., Ltd. | Semiconductor device incorporating multilayer wiring structure |
-
1982
- 1982-11-24 JP JP20566782A patent/JPS5994865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0218685A1 (en) * | 1985-04-08 | 1987-04-22 | Sgs Semiconductor Corp | INPUT CIRCUIT PROTECTED FROM ELECTROSTATIC DISCHARGE. |
| US5905307A (en) * | 1995-05-01 | 1999-05-18 | Oki Electric Industry Co., Ltd. | Semiconductor device incorporating multilayer wiring structure |
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