JPH03147373A - ゲート保護回路付絶縁ゲート形半導体装置 - Google Patents

ゲート保護回路付絶縁ゲート形半導体装置

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JPH03147373A
JPH03147373A JP1282961A JP28296189A JPH03147373A JP H03147373 A JPH03147373 A JP H03147373A JP 1282961 A JP1282961 A JP 1282961A JP 28296189 A JP28296189 A JP 28296189A JP H03147373 A JPH03147373 A JP H03147373A
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gate
resistor
semiconductor device
protection circuit
type semiconductor
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Masatoshi Morikawa
正敏 森川
Isao Yoshida
功 吉田
Mitsuzo Sakamoto
光造 坂本
Tetsuo Iijima
哲郎 飯島
Takashi Fukuda
隆 福田
Shigeo Otaka
成雄 大高
Kyoichi Takagawa
高川　恭一
Hideki Yasuoka
秀記 安岡
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は電力用絶縁ゲート形半導体装置に係り、特に急
しゅんなサージ入力が加わっても破壊することが無いゲ
ート保護回路付き絶縁ゲート形半導体装置に関する。 〔従来の技術〕 絶縁ゲート形半導体装置のゲート保護回路として抵抗体
とダイオードを用いることは、良く知られている。例え
ば、特開昭６３−５００７０９に記載のように、絶縁膜
上に形成された多結晶シリコンの抵抗とダイオードをゲ
ート電極に接続して、ゲート絶縁膜の保護を行っている
。 〔発明が解決しようとする課題〕 上記従来技術は、抵抗体の電流容量について配慮がされ
ておらず、サージ入力により抵抗体が破壊するという問
題があった。また、電流容量を考慮して抵抗体の面積を
大きくすると、トランジスタのチップ面積が増大すると
いう問題があった。 更に、ダイオードの内部抵抗が十分に小さくないため、
ゲート保護の効果が得られにくいという問題があった。 本発明の目的は、チップ面積の増大をすること無く、抵
抗体の電流容量を大きくすることを可能にする構造を提
供することである。 本発明の他の目的は、急しゅんなサージ入力が加わって
も破壊することの無い高いゲート信頼性を有する絶縁ゲ
ート形半導体装置を提供することである。 〔課題を解決するための手段〕 上記目的を達成するために、ボンディング用電極の下に
、断面積の十分大きい抵抗体を挿入する構造とした。 上記他の目的を達成するために、保護用抵抗とダイオー
ドの厚さを、ゲート電極の厚さよりも厚くした。 〔作用〕 ボンディング用電極（ポンディングパッド）は、通常数
百ミクロン角である。この下に抵抗体を置くことで、必
要な電流容量を得るのに十分な大きさの抵抗体牙、他に
場所を設定すること無く作ることが可能となる。また、
抵抗体とダイオードの厚さをゲート電極材料よりも厚く
することで、ゲート電極材料の微細加工を困踵にするこ
と無く、抵抗体の電流容量を大きくシ、ダイオードの内
部抵抗を下げることができる。ダイオードの内部抵抗が
下がれば、抵抗体の抵抗値を必要以上に上げなくても済
む。 〔実施例〕 以下、本発明の一実施例を第１．２．３図により説明す
る。 第１図（ａ）は、抵抗とダイオードによるゲート保護回
路を内蔵し７た縦型パワーＭＯ５ＦＥＴの取出し線接着
後のチップ平面図であり、（ｂ）はその回路図、（Ｃ）
はＡ−ＡＩ！断面図、（ｄ）はＢ−Ｂ線断面図（ｅ）は
Ｃ−Ｃ線断面図である。第１図（ａ）において、ｌがシ
リコン基板２がゲート取出し線、３がソース取出し線、
４がヒ素のイオン打込みによりＮ形化した多結晶シリコ
ンを材料とする抵抗Ｒ１，５がＲ１と同材料の抵抗Ｒ２
，６が多結晶シリコンにＮ形層とＰ形層を直列に形成し
て作ったゲート保護用の電圧クランプ素子としての双方
向ダイオードＤｕｅ　Ｄ２１７がゲート電極材料と抵抗
Ｒ２を接続するためのコンタクト穴、８．８’　、８’
は金属配線、９はソース電極の取出し領域、１０はパワ
ーＭＯ８のＭＯ５ＦＥＴセルが存在するアクティブ領域
である。特に、金属配線８は入力配線２が接続されるポ
ンディングパッドである。ゲート保護回路は第１図（ｂ
）に示すように、’Ｒｔ　、Ｒ２とバック・ツー・バッ
クダイオードＤ１・
【）２による構成としている。第１
図（ｅ）のＡ−Ａ線断面図において、１１がパワーＭＯ
３ＦＥＴのドレイン領域となる低抵抗Ｎ形シリコン基板
、１２が高抵抗Ｎ形層、１３がＰ形ＷＥＬＬ！、１４が
パワーＭＯ５のチャネルが形成されるＰ形ベース層、１
５がソース領域となる低抵抗Ｎ形層。 １６がゲート酸化膜、１７が素子分離用選択酸化膜、】
８がゲート電極とゲート保護に使うＮ最多結晶シリコン
、１９がダイオードのＰ層となるＰ最多結晶シリコン、
２０が層間絶縁膜、２１が金属電極である６また（ｄ）
のＢ−ＢＭ断面図、（ｅ）のＣ−Ｃ線断面図の各番号は
、（ｃ）の番号と対応している。第１８図（ｃ）、（ｄ
）、（ｅ）において、ＮＰＮ構造の多結晶シリコンダイ
オードは１直列して示していないが、必要な耐圧に応じ
て、複数個直列に形成する。 第１図の構造を更に細かく説明するために、第２図の製
造工程を説明する。まず、比抵抗０．０２Ω責り面方位
（Ｚｏｏ）のＮ形シリコン基板１１の上に、エピタキシ
ャル成長により比抵抗０．８ΩｍのＮ形層１２を１０μ
ｍの厚さで形成する。 次に、表面酸化、レジストによるパターンニング、はう
素のイオン打込み、熱拡散によりＰ形層　Ｅ　Ｌ　１．
、層１３を形成する。続いて５ｉａＮ４の堆積、レジス
トによるパターンニング、熱酸化で素子分離用選択酸化
膜１７を形成した後、厚さ５００人のゲート酸化膜１６
を形成し、更に、厚さ３５００人の多結晶シリコンを堆
積し、ホウ素のイオン打込み２２を行い、Ｐ最多結晶シ
リコン１９を形成する。 以上の工程の結果、第２図（ａ）のような構造となる１
次に、（ｂ）に示すように、レジストによる多結晶シリ
コンのパターンユング後、ホウ素のイオン打込み、熱拡
散によりＰ形ベース層１４を形成し、更にレジスト２７
のパターンユング後、ヒ素のイオン打込み２３を行い、
ソース領域１５を形成すると同時に、多結晶シリコンの
Ｎ形化登行う、続いて、（ｅ）に示すように、層間絶縁
膜２０の形成後、（ｄ）のように、コンタクト穴開け、
金属電極８．２１の形成を行い、前工程を終了する。そ
の後、パッケージ組込み時に、引出しＲ２をワイアボン
ディング接着する。 本実施例の特徴は、４の多結晶シリコンの抵抗Ｒ１が、
ゲート入力取出し線２が接続されたボンディングバット
８の下に存在することである。 すなわち、これにより、大面積で大電流容量の抵抗を、
チップ面積を増すことなく、挿入できるようになった。 本実施例において、Ｎ最多結晶シリコンのシート抵抗と
破壊電流密度はそれぞれ、２０Ω／口、　Ｉ　Ｘ　１０
６Ａ／ａＪ程度である。よって、抵抗値４ｏΩ、電流容
量ＩＡの抵抗Ｒ１を挿入したい場合、Ｒ１の幅は３００
μｍ、長さが６００μｍとなる。従来構造では、このよ
うな面積の抵抗をチップ内に挿入するには、チップ面積
を大きくしなければならず、また、これよりも小さな面
積で挿入した場合、Ｒ１が破壊してしまうという問題が
あった。しかし、本実施例では、ゲートのボンディング
領域をそのまま使えるので、上記の抵抗の挿入が可能と
なり、低コストでゲートの静電破壊に強いパワーＭＯ５
を作ることができた。 本実施例では、双方向ダイオード６は、ボンディング領
域８の周辺に形成しているが、チップの周辺に形成して
も良い。いずれの場合も、抵抗Ｒ１は、必ずダイオード
に囲まれた構造となっており、これが、本発明の構造上
の特徴と言える。 また、本実施例では、抵抗Ｒ１を流れるサージ電流は、
抵抗Ｒｚとダイオード６に分流する。　Ｒ２を流れる電
流はできるだけ小さいことが望ましい。 よって、Ｒ１を流れた電流の大半はダイオードに流れ込
ませるようにＲ２の抵抗値を設定しており、Ｒ１とダイ
オードの断面積ＳＲＬ、ＳＤに比べて、Ｒｚの断面積Ｓ
Ｒｚを小さく設計している（すなわち、とＩＮ　［５Ｒ
１１Ｓｏ：ｌ　＞Ｓ＋＋ｚ）　＠更に、第２図（ｂ）で
説明している通り、抵抗となる多結晶シリコンのＮ形化
はソース領域１５の形成と同一工程で行っており、トラ
ンジスタのソース、ドレイン領域の導電形と抵抗の導電
形は一致するという特徴がある。つまり、Ｎチャネルの
場合、抵抗はＮ形、Ｐチャネルの場合、抵抗もＰ形であ
る。また１本実施例では、ゲート保護回路として２つの
抵抗とダイオードを用いているが、抵抗Ｒ２が無く（短
絡ということ）、抵抗Ｒ１とダイオードにより保護回路
を構成した場合も、当然、本発明は適用できる。 本実施例においてゲート端子に直流電圧ＶＧを加えた時
、ＶＯはダイオード６の耐圧Ｖａ口でクランプされゲー
ト電極に加わる。そのため、ダイオード６の耐圧■ＤＢ
をゲート絶縁膜の絶縁破壊電圧ＶＧＤ　（８ＭＶ／ＣＩ
ＩＸ絶縁膜の厚さｊｏｙで規定）よりも小さくしておけ
ば、ゲート端子にＶａｏよりも大きな電圧Ｖｏを加える
ことができる。（すなわち−Ｖａ＞ｋＶｏｏ、には１，
５とする）。この効果は従来の方法でも得られるように
考えられるが、実際には、抵抗体やダイオードの電流容
量が小さかったため、十分な効果は得られていなかった
。 本実施例により、初めて確実なものとなった。 また、従来は、パワーＭＯ５を実装する際、ゲート端子
をドレイン端子と間違えて結線して動作させてしまった
場合、または電流電圧がサージとしてゲート端子に加わ
った場合、ゲート端子にトレイン・ソース間の耐圧程度
の電圧が加わり、ゲート絶縁膜を破壊してしまった。本
実施例を用いれば、ゲート・ソース端子間の耐圧をドレ
イン・ソース間の耐圧以上に大きくできるため、このよ
うな場合も、パワーＭＯ５を壊すことなく、再び使用す
ることができる。 また、本実施例では、抵抗、ダイオードを多結晶シリコ
ンにより構成したが、エピタキシャル成長や貼り合せに
より形成した単結晶シリコンを用いても実施することが
できる。 更に、第３図は５本実施例について、充！！電圧を変え
てＥＩＡＪ規格テストを行った時の素子残存率（全体の
何％の素子が破壊されずに残っているかを表す）と電圧
の関係を示している。（ａ）が測定方法、（ｂ）が測定
結果である８　ドレイン・ソースが短絡された時の入力
８址が約１６００ｐＦであるパワーＭＯ５ＦＥＴにおい
て、保護ダイオードのみ内蔵したものと本実施例につい
て比較している。ダイオードのみの場合、Ｖａｓ”４０
０Ｖで残存率が減少し始めているのに対し、本実施例で
は、Ｖａｓ＝　１４００　ＶＩＣおイテも、１００％の
残存率を示している。これは本実施例によるゲート保護
の効果が大きいことを意味する。 本発明の他の実施例を、第１．４，５．６図により説明
する。 第４図は、第１図において、ゲート保護用抵抗とダイオ
ードとなる多結晶シリコンの厚さを、ゲート電極となる
多結晶シリコンよりも厚くした場合のＡ−Ａ断面図であ
る。第５図は、その製造工程を示す。順を追って説明す
る。第２図と同様にシリコン基板１１にＮ形層１２、Ｐ
形ＷＥＬＬＷＪ１３素子分離用酸化膜１７．ゲート酸化
膜１６を形成し、厚さ３５００人の高抵抗多結晶シリコ
ン２４を堆積する。その結果、（ａ）の構造となる。 次に、（ｂ）のようにレジストによるパターンニングに
より、ゲート電極以外の多結晶シリコンを除去し、ベー
ス層１４、ソース領域１５の形成を行う、１５の形成と
同時に、多結晶シリコンをＮ形化する。続いて、（Ｃ）
のように絶縁膜２５の形成後、厚さ１μｍの多結晶シリ
コンを堆積し７全面にホウ素のイオン打込みを行った後
、レジストによるパターンニングを行う、そして、抵抗
とダイオードのためのヒ素イオン打込み２６を行う。 更に、（ｄ）のように層間絶縁膜２０の形成、コンタク
ト穴開は後、（ｅ）のように金属電極２１の形成、引出
し線２の接着を行う。 本実施例の特徴は、抵抗とダイオードの厚さをゲート電
極よりも数倍厚くすることであり、これにより、ゲート
電極の微細加工を困難にすること無く、抵抗とダイオー
ドの電流容量を大きくし、また、抵抗の小面積化、ダイ
オード内部抵抗の低減が図れる。 本実施例において、ゲート、ソース端子間に、２００ｐ
Ｆの容量に３００ｖで充電したチャージを加えた時の（
ＥＩＡＪ規格テスト）のゲート電極に加わる最大電圧Ｖ
ｐｅａｈを、第６図に示す。抵抗Ｒｔ、Ｒ２とダイオー
ド６の内部抵抗Ｒｓの値を変えており、（ａ）がＲｚ＝
２５Ω、（ｂ）がＲ２＝１００Ωである２本実施例では
、ゲート酸化膜の厚さが５００人であり、その静電破壊
電圧は約４０Ｖである。よって、ゲート保護回路により
、Ｖｐｅａｈを４０Ｖ未満とする必要がある。第一の実
施例のように、抵抗とダイオードの厚さがゲート電極と
同じ場合、ダイオードの内部抵抗Ｒ５はおよそ］、　Ｏ
ＯΩとなり、Ｒ２＝２５Ωの（ａ）の場合においてＲｔ
　を２５００に、Ｒ２＝１００Ωの（ｂ）の場合でＲ１
を１００Ωにする必要があった。これに対し１本実施例
のように、約３倍の厚さとするとＲ，ｓは３分の１、つ
まり３０Ω程度となり、Ｒｚ＝２５Ω、１．００Ωのど
ちらにおいても、Ｒ１は１０Ω程度で良いということに
なる。 このように、厚くすることによりＲ１，Ｒ２の値を小さ
くすることができ、ゲート抵抗をむやみに」二げ、スイ
ッチング特性に悪影響を与えるということを防げる。ま
た、抵抗の電流容量を大きくで゛きる分、抵抗の面積も
小さくすることができる。 また１本実施例では、多結晶シリコンを厚くする製造方
法として、第５図を説明したが、この他にも第７図、第
８図、第９図のような方法もある。 まず第７図を説明する。第７図（ａ）は、第５図（ａ）
の状態から、レジストによるパターンニングを行い、高
抵抗多結晶シリコン２４を、抵抗とダイオード部に残し
たものである６次に（ｂ）のように、多結晶シリコンを
堆積して、はう素のイオン打込み２２を行い、多結晶シ
リコンをＰ形化する。そして（Ｃ）のように、パターン
ニングしたレジストをマスクとして多結晶Ｓｉをエツチ
ングする。この時抵抗、ダイオード部をおおうレジスト
は、（ａ）で残した多結晶シリコン２４の外周から２μ
ｍ程度大きくなるように多結晶シリコンをカバーする。 つまり、多結晶シリコンの厚さの薄い部分をエツチング
するようにする。更に、ホウ素のイオン打込みとアニー
ルによりベース層１４を形成した後レジストのパターニ
ング後、ヒ素のイオン打込み２３を行い、ソース層】４
を形成すると同時に、多結晶シリコンをＮ形化する。 その後、（ｄ）のように１層間絶縁膜２０の形成、コン
タクト穴開け、金属電極２１の形成を行う。 そしてパッケージングの時、ゲート取出し線２を接着す
る８本実施例によれば、第５図と同様の効果がある他、
第５図で２度行っていたヒ素イオン打込みが１度で済む
、また、抵抗、ダイオード部の多結晶シリコンのエツチ
ングをゲート部のエツチングと同一条件で行うことがで
きる。第８図は、第７図（ｅ）で、多結晶シリコン２４
よりも大きくレジストでカバーしていたのに対し、逆に
、小さくカバーした場合の実施例であり、これ以外の工
程、効果は第７図と同様なので省略する。また、第９図
も第７，８図と同様の効果があるが、工程が異なるので
説明する。第９図（ａ）は、第５図（ａ）と同様な工程
であるが、高抵抗多結晶シリコン２４を厚さ１μｍ程度
に厚く堆積している。 つまり、この厚さが抵抗、ダイオードの厚さとなる。そ
の後、（ｂ）のように、レジストのバターニング後、抵
抗ダイオード部以外の多結晶シリコンを、従来のゲート
電極の厚さ（例えば３５０Ωｍ）が残るようにエツチン
グする。そして、ホウ素のイオン打込み２２を全面に行
う。この打込みは、（ａ）の多結晶シリコン堆積後に行
っても良い。この後の工程（ｃ）、（ｄ）は第７図の（
ｃ）、（ｄ）と同様である０本実施例もゲート電極パタ
ーニングを従来と同様の条件で行うことができ、かつ、
抵抗、ダイオ−１部の厚さを厚くすることができる。 〔発明の効果〕 本発明によれば、チップ面積を大きくすること無く、大
電流容量のゲート保護抵抗とダイオードを挿入できるの
で、低コストで、静電破壊に十分強い絶縁ゲート形半導
体装置を提供できる１例えば、２００ＰＦの静電破壊試
験（ＥＩΔＪ規格テスト）の場合、保護ダイオードのみ
挿入した入力容量１６００ｐＦのバ’７−ＭＯ８は４０
０Ｖの充電電圧の時破壊が発生したが１本発明の実施例
では１４００Ｖでも破壊しないといった効果がある。
【図面の簡単な説明】
第１図（ａ）は本発明の一実施例のゲート保護回路付縦
型パワーＭＯ５ＦＥＴのチップ平面図、第１図（ｂ）は
その回路図、第１図（ｅ）はＡ−Ａ線断面図、第１図（
ｄ）はＢ−Ｂ線断面図、第１図（ｅ）はＣ−Ｃ線断面図
、第２図は第１図の実施例の製造工程であり、第３図は
、本実施例で静電破壊試験を行った時の素子残存率を示
し、第４図は第１図で抵抗とダイオードの厚さをゲート
電極よりも厚くした時のＡ−Ａ線断面図、第５図は第４
図の製造工程、第６図は静電破壊試験で抵抗Ｒ１，Ｒ２
、ダイオードの内部抵抗Ｒｓの値を変えた時のゲート電
極に加わる最大電圧の値の変化を示し、第７図、第８図
、第９図はそれぞれ抵抗、ダイオードの厚さを厚くする
ため他の製造工程である。 ２・・・ゲート取出し線、４・・・抵抗Ｒ１，５・・抵
抗Ｒ２゜６・・・ダイオード、１１・・・低抵抗シリコ
ン基板、１２−：高抵抗Ｎ形層、１３−Ｐ形ＷＥＥ、Ｌ
ｆｆ、１４・・・Ｐ形ベース層、１５・・・低抵抗Ｎ形
層、１６・・・ゲート酸化膜、１８・・・Ｎ最多結晶シ
リコン、！ （１） ３ 図 （Ｌ） （ｂ） ｆアカ０１獣１圧 ム５（Ｖ） 第 図 ２２　　　Ａ７希イＪンオ丁込み ｚ３　　ヒ奏イＪンＪＴＡぞ ７ Ｌンスト 不 図 ／１ ５ 図 ６ ご霊イア　′／）］ν！Ｊ 舅 図 不 図 （ａ−） 第 図

Claims (1)

  1. 【特許請求の範囲】 １、複数のベース領域を有することによつて大電流特性
    を有する絶縁ゲート形トランジスタにおいて、多結晶ま
    たは単結晶の半導体に不純物を混入することにより形成
    される抵抗と電圧クランプ素子がゲート電極に接続され
    、該抵抗のための特別なチップ領域を実質的に有さない
    ことを特徴とするゲート保護回路付絶縁ゲート形半導体
    装置。 ２、上記抵抗がボンディング用電極の下に挿入されてい
    ることを特徴とする請求項１記載のゲート保護回路付絶
    縁ゲート形半導体装置。 ３、ＥＩＡＪ規格のゲート絶縁膜静電破壊試験方法で、
    ６００Ｖをゲート端子に印加してもゲート絶縁膜が破壊
    されないことを特徴とする請求項１記載のゲート保護回
    路付絶縁ゲート形半導体装置。 ４、ボンディング用電極に抵抗体Ｒ＿１の一端が接続さ
    れ、Ｒ＿１のもう一端に抵抗体Ｒ＿２の一端が接続され
    、Ｒ＿２のもう一端がゲート電極に接続されＲ＿１とＲ
    ＿２の接続点とソース電極の間に電圧クランプ素子が接
    続された請求項１記載のトランジスタにおいて、抵抗体
    Ｒ＿１の断面積Ｓ＿Ｒ＿１、Ｒ＿２の断面積Ｓ＿Ｒ＿２
    、電圧クランプ素子の断面積Ｓ＿Ｄが＿Ｍ＿Ｉ＿Ｎ［Ｓ
    ＿Ｒ＿１、Ｓ＿Ｄ］＞Ｓ＿Ｒ＿２の関係にあることを特
    徴とするゲート保護回路付絶縁ゲート形半導体装置。 ５、抵抗体と電圧クランプ素子の厚さが、ゲート電極の
    厚さよりも厚いことを特徴とする請求項１記載のゲート
    保護回路付絶縁ゲート形半導体装置。 ６、トランジスタのソース、ドレイン領域の導電形とゲ
    ート保護用抵抗体の導電形が同じであることを特徴とす
    る請求項１記載のゲート保護回路付絶縁ゲート形半導体
    装置。 ７、ゲート絶縁膜の厚さがｔ＿ｏ＿ｘであり、ゲート端
    子に加わる直流電圧Ｖ＿ＧをＶ＿Ｇ＝１．５×（８ＭＶ
    ／ｃｍ×ｔ＿ｏ＿ｘ）としても、ゲート絶縁膜が破壊し
    ないことを特徴とする請求項１記載のゲート保護回路付
    絶縁ゲート形半導体装置。 ８、ゲート・ソース端子間の最大定格電圧が、ドレイン
    ・ソース間の最大定格電圧と同じか、もしくはそれより
    も大きいことを特徴とする請求項１記載のゲート保護回
    路付絶縁ゲート形半導体装置。 ９、少なくとも１つの抵抗体が電圧クランプ素子に囲ま
    れていることを特徴とする請求項１記載のゲート保護回
    路付絶縁ゲート形半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03262162A (ja) * 1990-03-12 1991-11-21 Nec Corp パワーｍｏｓｆｅｔの構造
JPH06236999A (ja) * 1993-01-22 1994-08-23 Nec Corp 縦型電界効果トランジスタの製造方法
JP2006012960A (ja) * 2004-06-23 2006-01-12 Renesas Technology Corp パワートランジスタ装置及びそれを用いたパワー制御システム

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