JPS6081841A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6081841A JPS6081841A JP19118683A JP19118683A JPS6081841A JP S6081841 A JPS6081841 A JP S6081841A JP 19118683 A JP19118683 A JP 19118683A JP 19118683 A JP19118683 A JP 19118683A JP S6081841 A JPS6081841 A JP S6081841A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- contact hole
- wiring layers
- wiring
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａ＋ 発明の技術分野
本発明は半導体装置にかかり、特に多層配線層のコンタ
クトホール形状に関する。
クトホール形状に関する。
（ｂ） 従来技術と問題点
半導体装置は急速に進歩して、ＩＣ，ＬＳＩ。
ＶＬＳＩと著しく高集積化されてきた。これは集積度が
高くなる程、回路動作が高速化する等の特性向上のメリ
ットが大きいからである。
高くなる程、回路動作が高速化する等の特性向上のメリ
ットが大きいからである。
しかし、高集積化されると各素子間を接続する配線層が
増加するため、基板（半導体チップ）上の配線層は２層
、３層と多層に積層される。且つ、多層配線層を形成す
れば、これら上下の配線眉間を接続するコンタクトホー
ルが必要になり、多数のコンタクトホールが半導体チッ
プ上に設けられる。
増加するため、基板（半導体チップ）上の配線層は２層
、３層と多層に積層される。且つ、多層配線層を形成す
れば、これら上下の配線眉間を接続するコンタクトホー
ルが必要になり、多数のコンタクトホールが半導体チッ
プ上に設けられる。
一方、最近のように半導体素子や他の受動素子が良く研
究されて、微細に形成されるようになると、配線層の占
める面積比率が大きくなり、その高密度化、高集積化の
対策が最も必要な課題になってきた。他方、これらの素
子や配線層を含むＩＣのチップ内での配置は電子計算機
の力を借りた自動設計システム（ＣＡＤシステム）が用
いられるようになり、これらのＣＡＤシステムに配線層
を高密度に配置する配線プログラムを入力することが重
要である。
究されて、微細に形成されるようになると、配線層の占
める面積比率が大きくなり、その高密度化、高集積化の
対策が最も必要な課題になってきた。他方、これらの素
子や配線層を含むＩＣのチップ内での配置は電子計算機
の力を借りた自動設計システム（ＣＡＤシステム）が用
いられるようになり、これらのＣＡＤシステムに配線層
を高密度に配置する配線プログラムを入力することが重
要である。
第１図は半導体チップ上の従来のコンタクトホール部分
の平面図を示し、１はコンタクトホール。
の平面図を示し、１はコンタクトホール。
２は下層の配線層、３は上層の配線層である。図示のよ
うにコンタクトホールを設ける上下配線層の接続部は一
般に配線層の幅より広い寸法の方形に形成されるが、そ
れはコンタクトホールとのパターンずれによる接続不良
を防止するためである。
うにコンタクトホールを設ける上下配線層の接続部は一
般に配線層の幅より広い寸法の方形に形成されるが、そ
れはコンタクトホールとのパターンずれによる接続不良
を防止するためである。
且つ、配線層接続部のパターン形状は従前から方形（四
角形）に形成されており、そのためこの接続部部分が配
線層の密度決定に大きな影誓を及ぼしている。自動設計
システムでは、特に図中の接続部相互のピッチＰを設計
条件の１つに加えており、配線層間の間隔りと共に設計
システムの大切な因子となっている。
角形）に形成されており、そのためこの接続部部分が配
線層の密度決定に大きな影誓を及ぼしている。自動設計
システムでは、特に図中の接続部相互のピッチＰを設計
条件の１つに加えており、配線層間の間隔りと共に設計
システムの大切な因子となっている。
しかし、高集積化のためには更に配線層間隔を狭く形成
することが必要である。従って、最近は第２図に示す平
面図のように配線層接続部のパターン形状を多角形に形
成する方式を採る場合もある。自動設計システムによれ
ば方形、多角形の何れも同じく形成できる。かように多
角形にすれば、ピッチＰを同一にしても配線層相互間の
間隔りが更に狭くなることが許容されるならば、配線層
は一層高密度化することができる。
することが必要である。従って、最近は第２図に示す平
面図のように配線層接続部のパターン形状を多角形に形
成する方式を採る場合もある。自動設計システムによれ
ば方形、多角形の何れも同じく形成できる。かように多
角形にすれば、ピッチＰを同一にしても配線層相互間の
間隔りが更に狭くなることが許容されるならば、配線層
は一層高密度化することができる。
このようにして、配線層の高密度化、特にコンタクトホ
ールを有する配線層接続部部分の高密度化を検討して実
施されているが、これ以上に高密度に形成するにはコン
タクトホールの形状をも考慮しなければならない。それ
は配線層に介在する絶縁膜の窓あけ精度が配線層のパタ
ーンニング精度より劣るためである。即ち、第２図に示
す間隔Ｃが高密度化のための制約となる。
ールを有する配線層接続部部分の高密度化を検討して実
施されているが、これ以上に高密度に形成するにはコン
タクトホールの形状をも考慮しなければならない。それ
は配線層に介在する絶縁膜の窓あけ精度が配線層のパタ
ーンニング精度より劣るためである。即ち、第２図に示
す間隔Ｃが高密度化のための制約となる。
（Ｃ１発明の目的
本発明はこのよ・うな問題点にかんがみ、配線層を高密
度化するための好適なコンタクトホールの断面形状を有
する半導体装置を提案するものである。
度化するための好適なコンタクトホールの断面形状を有
する半導体装置を提案するものである。
ｆｄ＋ 発明の構成
その目的は、基板上に多層配線層が設けられて、該配線
層の上下層間を接続するコンタクトボールが多角形断面
を有する半導体装置によって達成することができる。
層の上下層間を接続するコンタクトボールが多角形断面
を有する半導体装置によって達成することができる。
（ｅ）発明の実施例
以下１図面を参照して詳細に説明する。
第３図は多層配線層の断面構造図を例示しており、基板
１０上において下層の配線Ｎ１２と上層の配線層１３と
がコンタクトホール１１で接続された図である。ここに
、例えばアルミニウム膜で形成された配線層１２．１３
のパターンニング精度は極めて良く、サブミクロン程度
までパターン形状グできる。しかし、例えば燐珪酸ガラ
ス膜からなる絶縁膜１４の窓あけ精度は余り良くなく、
サイドエツチングなどによる誤差を考慮しなければなら
ない。このような窓内に導電層を埋めてコンタクトホー
ル１１が形成されるのである。従って、例えば第２図に
おけるピッチＰは比較的に容易に形成できても、ピッチ
Ｃの窓あけを高粘度に形成することは比較的に難しい。
１０上において下層の配線Ｎ１２と上層の配線層１３と
がコンタクトホール１１で接続された図である。ここに
、例えばアルミニウム膜で形成された配線層１２．１３
のパターンニング精度は極めて良く、サブミクロン程度
までパターン形状グできる。しかし、例えば燐珪酸ガラ
ス膜からなる絶縁膜１４の窓あけ精度は余り良くなく、
サイドエツチングなどによる誤差を考慮しなければなら
ない。このような窓内に導電層を埋めてコンタクトホー
ル１１が形成されるのである。従って、例えば第２図に
おけるピッチＰは比較的に容易に形成できても、ピッチ
Ｃの窓あけを高粘度に形成することは比較的に難しい。
そのため、自動設計システムの配線プログラムにおいて
もピッチＣの最小寸法を規定する条件が加えられている
。
もピッチＣの最小寸法を規定する条件が加えられている
。
本発明はピッチＣの規定寸法をそのままにして、配線層
接続部の間隙を一層狭くするためにコンタクトホール１
１の断面形状を多角形にするものである。第３図は本発
明にかかる配線層接続部の平面図を示しており、２１は
コンタクトホール。
接続部の間隙を一層狭くするためにコンタクトホール１
１の断面形状を多角形にするものである。第３図は本発
明にかかる配線層接続部の平面図を示しており、２１は
コンタクトホール。
２２は下層の配線層、２３は上層の配線層である。
本例では六角形のコンタクトホール２１を設けている。
従来の四角形のコンタクトホールｌの一辺の長さをａと
すると、従来のコンタクトホール１の中点からコーナま
での長さはσ×ａであるが、六角形状にすればその長さ
は略ａとなり、結果として（σＸａ−ａ）の距離だけ近
づけることが可能になる。従って、第４図においては配
線層接続部相互の間隔は２ｘ（ｇＸａ−ａ）の距離だけ
短くなって、それだけ高密度化される。
すると、従来のコンタクトホール１の中点からコーナま
での長さはσ×ａであるが、六角形状にすればその長さ
は略ａとなり、結果として（σＸａ−ａ）の距離だけ近
づけることが可能になる。従って、第４図においては配
線層接続部相互の間隔は２ｘ（ｇＸａ−ａ）の距離だけ
短くなって、それだけ高密度化される。
（ｆｌ 発明の効果
以」二の実施例の説明から判るように、本発明によれば
自動設計システムによって一層高密度化した多層配線層
が作成されて、ＩＣの集積度を向上する効果が得られる
ものである。
自動設計システムによって一層高密度化した多層配線層
が作成されて、ＩＣの集積度を向上する効果が得られる
ものである。
第１図および第２図は従来の配線層接続部の平面図、第
３図はその断面図、第４図は本発明にかかる配線層接続
部の平面図である。 図中、１，１１．２１はコンタクトホール、２゜１２．
２２は下層の配線層、３，１３．２３は上層の配線層、
１０は基板、１４は絶縁膜を示している。 第１図 １Ｎ開口ＲＧＯ−８１８４１（３） 第３図 １ 第 ４図
３図はその断面図、第４図は本発明にかかる配線層接続
部の平面図である。 図中、１，１１．２１はコンタクトホール、２゜１２．
２２は下層の配線層、３，１３．２３は上層の配線層、
１０は基板、１４は絶縁膜を示している。 第１図 １Ｎ開口ＲＧＯ−８１８４１（３） 第３図 １ 第 ４図
Claims (1)
- 基板上に多層配線層が設けられて、該配線層の上下層間
を接続するコンタクトホールが多角形断面を有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19118683A JPS6081841A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19118683A JPS6081841A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081841A true JPS6081841A (ja) | 1985-05-09 |
Family
ID=16270327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19118683A Pending JPS6081841A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905307A (en) * | 1995-05-01 | 1999-05-18 | Oki Electric Industry Co., Ltd. | Semiconductor device incorporating multilayer wiring structure |
| JPWO2015114758A1 (ja) * | 2014-01-29 | 2017-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1983
- 1983-10-12 JP JP19118683A patent/JPS6081841A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905307A (en) * | 1995-05-01 | 1999-05-18 | Oki Electric Industry Co., Ltd. | Semiconductor device incorporating multilayer wiring structure |
| JPWO2015114758A1 (ja) * | 2014-01-29 | 2017-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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