JP3167455B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多層配線を有する半導
体装置とその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化・高速化のために
は、配線、特に金属配線を何層にも積み重ね、層間絶縁
膜に形成した接続孔（ビアホール）を介してこれらの配
線を互いに電気的に接続する多層配線を用いることが重
要である。そして、この様な多層配線では、接続孔にお
ける配線の段差被覆性を高めて配線の断線を防止するた
めに、接続孔をテーパ状にして、その断面形状に傾斜を
持たせることが一般的に行われている。
【０００３】
【発明が解決しようとする課題】ところで、上層側の配
線と下層側の配線とが同じ材料、例えばＡｌで形成され
ている場合において、接続孔の径が上層側の配線の幅よ
りも大きいと、上層側の配線をパターニングするための
エッチング時に下層側の配線も同時にエッチングされて
しまう。このため、従来は、接続孔の径を上層側の配線
の幅よりも小さくする必要があり、半導体装置の微細化
が進んで配線の幅が狭くなるに連れて、接続孔の径も小
さくなってきていた。
【０００４】一方、層間絶縁を確保すると共に配線容量
の増大を抑制するために、層間絶縁膜の膜厚として０．
６μｍ以上は必要であるので、接続孔のアスペクト比が
大きくなってきている。この結果、接続孔をテーパ状に
加工すること自体が難しくなってきており、またテーパ
状に加工したとしても、接続孔における上層側の配線の
段差被覆性が低下してきていた。このため、従来の半導
体装置では、信頼性が必ずしも高くなかった。
【０００５】従って本発明は、接続孔における上層側の
配線の段差被覆性がよく、しかも上層側の配線をパター
ニングするためのエッチング時に下層側の配線も同時に
エッチングされることがない様にして、信頼性の高い半
導体装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は、上層側の配線と下層側の配線とが接続孔を介して互
いに電気的に接続されている半導体装置において、上層
側の配線はこの上層側の配線の幅よりも大きい径を有す
る上層側の接続孔を介して導電層にコンタクトしてお
り、導電層は、上層側の配線とエッチング特性が異なっ
ており、上層側の接続孔を下層側から閉塞すると共に下
層側の接続孔を介して下層側の配線にコンタクトしてい
ることを特徴としている。
【０００７】本発明の半導体装置の製造方法は、上層側
の配線と下層側の配線とが接続孔を介して互いに電気的
に接続されている半導体装置の製造方法において、下層
側の配線を覆う下層側の層間絶縁膜に下層側の接続孔を
開孔する第１の工程と、下層側の層間絶縁膜上に導電層
を形成する第２の工程と、導電層を上層側の層間絶縁膜
で覆う第３の工程と、上層側の層間絶縁膜に上層側の接
続孔を開孔する第４の工程と、上層側の層間絶縁膜上に
上層側の配線を形成する第５の工程とを有し、上層側の
接続孔を、その径が上層側の配線の幅よりも大きくなる
ように形成するとともに、導電層を上層側の配線とエッ
チング特性の異なる材料から形成することを特徴として
いる。
【０００８】
【作用】本発明では、上層側の接続孔の径を上層側の配
線の幅よりも大きくしているので、上層側の接続孔を形
成する層間絶縁膜の膜厚が厚くても上層側の接続孔のア
スペクト比が小さく、この上層側の接続孔における上層
側の配線の段差被覆性がよい。
【０００９】一方、上層側の接続孔の径を上層側の配線
の幅よりも大きくしているが、上層側の配線とはエッチ
ング特性が異なる導電層で上層側の接続孔を下層側から
閉塞しているので、上層側の配線と下層側の配線とのエ
ッチング特性が同じであっても、上層側の配線をパター
ニングするためのエッチング時に下層側の配線も同時に
エッチングされることがない。
【００１０】
【実施例】以下、２層金属配線を有する半導体装置に適
用した本発明の第１及び第２の実施例を、図１〜７を参
照しながら説明する。
【００１１】図１〜６は、本発明の第１の実施例を示し
ている。この第１の実施例では、まずＳｉＯ2 やＳｉＮ
等から成る層間絶縁膜１１上で、Ａｌ等から成る低抵抗
の金属配線１２をパターニングする。この金属配線１２
は、図２に示すようにＳｉＯ2 やＳｉＮ等から成り膜厚
が２００〜５００ｎｍである層間絶縁膜１３で覆い、金
属配線１２に達する接続孔１４を、層間絶縁膜１３に開
孔する。
【００１２】次に図３で示すように、層間絶縁膜１３上
で、タングステン等の高融点金属、そのシリサイドや窒
化物またはタングステン・チタン合金等から成る導電層
１５を、接続孔１４を介して金属配線１２にコンタクト
させる様にパターニングする。導電層１５は、図４に示
すように、ＳｉＯ2 やＳｉＮ等から成り膜厚が４００〜
８００ｎｍである層間絶縁膜１６で覆う。そして、図５
に示すように、導電層１５に達する接続孔１７を、層間
絶縁膜１６に開孔する。
【００１３】さらに、図６に示すように、層間絶縁膜１
６上で、Ａｌ等から成る低抵抗の金属配線１８を、接続
孔１７を介して導電層１５にコンタクトさせる様にパタ
ーニングする。なお、接続孔１７の径は金属配線１２、
１８の何れの幅よりも大きくする。また、導電層１５の
平面的な大きさは接続孔１７よりも更に大きくし、この
導電層１５で接続孔１７を下層側から完全に閉塞する。
【００１４】以上の様な第１の実施例では、接続孔１７
の径を金属配線１８の幅よりも大きくしているので、層
間絶縁膜１６の膜厚が厚くても接続孔１７のアスペクト
比が小さく、この接続孔１７における金属配線１８の段
差被覆性がよい。
【００１５】一方、導電層１５を既述の様な材料で形成
しているので、Ａｌから成る金属配線１８をパターニン
グするために、塩素を中心とするガスでエッチングを行
っても、導電層１５はエッチングされない。そして、接
続孔１７の径を金属配線１８の幅よりも大きくしている
が、導電層１５で接続孔１７を下層側から完全に閉塞し
ているので、金属配線１２を金属配線１８と同様にＡｌ
で形成しても、金属配線１８のエッチング時に金属配線
１２も同時にエッチングされることはない。
【００１６】図７は、第２の実施例を示している。この
第２の実施例は、シラノール化合物やポリイミド等から
成る塗布膜１９を層間絶縁膜１３上に塗布して、層間絶
縁膜１３上を平坦化していることを除いて、図１〜６に
示した第１の実施例と実質的に同様の構成を有してい
る。
【００１７】この様な第２の実施例では、塗布膜１９中
に水分や有機成分が含まれているが、導電層１５の材料
であるタングステン等はＡｌの様にはこれらの影響を受
けず、接続孔１７よりも上層の金属配線１８等がこれら
の影響を受けるのを導電層１５で防止している。
【００１８】
【発明の効果】本発明によれば、上層側の接続孔におけ
る上層側の配線の段差被覆性がよく、しかも上層側の配
線をパターニングするためのエッチング時に下層側の配
線も同時にエッチングされることがないので、信頼性の
高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の平面図である。
【図２】図１の製造プロセスを示すＩＩ−ＩＩ線に沿う
位置における側断面図である。
【図３】図１の製造プロセスを示すＩＩ−ＩＩ線に沿う
位置における側断面図である。
【図４】図１の製造プロセスを示すＩＩ−ＩＩ線に沿う
位置における側断面図である。
【図５】図１の製造プロセスを示すＩＩ−ＩＩ線に沿う
位置における側断面図である。
【図６】図１の製造プロセスを示すＩＩ−ＩＩ線に沿う
位置における側断面図である。
【図７】本発明の第２の実施例の側断面図である。
【符号の説明】
１２ 金属配線 １３ 層間絶縁膜 １４ 接続孔 １５ 導電層 １６ 層間絶縁膜 １７ 接続孔 １８ 金属配線

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 上層側の配線と下層側の配線とが接続孔
    を介して互いに電気的に接続されている半導体装置にお
    いて、 前記上層側の配線はこの上層側の配線の幅よりも大きい
    径を有する上層側の接続孔を介して導電層にコンタクト
    しており、 前記導電層は、前記上層側の配線とエッチング特性が異
    なっており、前記上層側の接続孔を下層側から閉塞する
    と共に下層側の接続孔を介して前記下層側の配線にコン
    タクトしていることを特徴とする半導体装置。
  2. 【請求項２】 上層側の配線と下層側の配線とが接続孔
    を介して互いに電気的に接続されている半導体装置の製
    造方法において、 前記下層側の配線を覆う下層側の層間絶縁膜に前記下層
    側の接続孔を開孔する第１の工程と、 前記下層側の層間絶縁膜上に前記導電層を形成する第２
    の工程と、 前記導電層を前記上層側の層間絶縁膜で覆う第３の工程
    と、 前記上層側の層間絶縁膜に前記上層側の接続孔を開孔す
    る第４の工程と、 前記上層側の層間絶縁膜上に前記上層側の配線を形成す
    る第５の工程とを有し、 前記上層側の接続孔を、その径が前記上層側の配線の幅
    よりも大きくなるように形成するとともに、前記導電層
    を前記上層側の配線とエッチング特性の異なる材料から
    形成することを特徴とする半導体装置の製造方法。
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JPS5817651A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 多層回路板とその製造方法
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