JPH0945765A - 多層配線構造を有する半導体装置の製造方法 - Google Patents
多層配線構造を有する半導体装置の製造方法Info
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- JPH0945765A JPH0945765A JP19072795A JP19072795A JPH0945765A JP H0945765 A JPH0945765 A JP H0945765A JP 19072795 A JP19072795 A JP 19072795A JP 19072795 A JP19072795 A JP 19072795A JP H0945765 A JPH0945765 A JP H0945765A
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Abstract
(57)【要約】 （修正有）
【課題】 ２層以上の多層配線構造を有する信頼性の高
い半導体装置を提供する。 【解決手段】 多層配線構造の半導体装置を製造する際
に第１配線パターン２１を構成する金属層３１，３２，
３３と、第１マスク層４１及び第２マスク層を基板全面
に被着形成し、両マスク層と共に上記金属層をパターン
エッチングして第１配線パターンを形成する。この第１
配線パターン２１のパターン間を絶縁層５０で埋込み、
第２マスク層をマスクにして第１配線パターン間の絶縁
層を、第１及び第２マスク層の界面以下まで選択エッチ
ングし、表面の凹凸を埋込んで第３マスク層を形成す
る。第３マスク層表面から平坦研磨して、第１配線パタ
ーン２１上で第１マスク層４１が露出し、他部で第３マ
スク層が露出する平坦面５４を形成する。該面上に層間
絶縁層５５を形成し、第３マスク層をマスクとして層間
絶縁膜と第２マスク層に亙る深さの接続孔を形成する。
い半導体装置を提供する。 【解決手段】 多層配線構造の半導体装置を製造する際
に第１配線パターン２１を構成する金属層３１，３２，
３３と、第１マスク層４１及び第２マスク層を基板全面
に被着形成し、両マスク層と共に上記金属層をパターン
エッチングして第１配線パターンを形成する。この第１
配線パターン２１のパターン間を絶縁層５０で埋込み、
第２マスク層をマスクにして第１配線パターン間の絶縁
層を、第１及び第２マスク層の界面以下まで選択エッチ
ングし、表面の凹凸を埋込んで第３マスク層を形成す
る。第３マスク層表面から平坦研磨して、第１配線パタ
ーン２１上で第１マスク層４１が露出し、他部で第３マ
スク層が露出する平坦面５４を形成する。該面上に層間
絶縁層５５を形成し、第３マスク層をマスクとして層間
絶縁膜と第２マスク層に亙る深さの接続孔を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置の製造方法に係わる。
する半導体装置の製造方法に係わる。
【０００２】
【従来の技術】半導体装置例えば半導体集積回路におい
て、少なくとも第１の配線パターンと第２の配線パター
ンとが層間絶縁層を介して積層され、両配線パターンが
所定部において層間絶縁層に形成されたコンタクト孔を
通じて電気的にコンタクトされた多層配線構造が採られ
る。
て、少なくとも第１の配線パターンと第２の配線パター
ンとが層間絶縁層を介して積層され、両配線パターンが
所定部において層間絶縁層に形成されたコンタクト孔を
通じて電気的にコンタクトされた多層配線構造が採られ
る。
【０００３】このように、第１の配線パターンすなわち
下層配線パターンと第２の配線パターンすなわち上層配
線パターンとを、層間絶縁層に穿設したコンタクト孔を
通じて接続する場合、そのコンタクト孔の形成は一般に
フォトリソグラフィによるエッチングによるが、この場
合そのフォトリソグラフィにおける露光マスクの位置合
せの誤差による位置ずれが生じた場合でも、コンタクト
孔が確実に下層配線パターン上に形成されるようにする
ために、図１２にその模式的パターンを示すように、そ
の下層配線パターン１において、上層配線パターン（図
示せず）とのコンタクトを行うためのコンタクト孔ｈ
が、鎖線ａで示す本来の形成位置よりずれて形成された
場合でも、下層配線パターン１上にコンタクト孔ｈが形
成されるように、下層配線パターン１のコンタクト孔ｈ
の形成部に幅広部１Ａが形成されたパターンとすること
が行われていた。
下層配線パターンと第２の配線パターンすなわち上層配
線パターンとを、層間絶縁層に穿設したコンタクト孔を
通じて接続する場合、そのコンタクト孔の形成は一般に
フォトリソグラフィによるエッチングによるが、この場
合そのフォトリソグラフィにおける露光マスクの位置合
せの誤差による位置ずれが生じた場合でも、コンタクト
孔が確実に下層配線パターン上に形成されるようにする
ために、図１２にその模式的パターンを示すように、そ
の下層配線パターン１において、上層配線パターン（図
示せず）とのコンタクトを行うためのコンタクト孔ｈ
が、鎖線ａで示す本来の形成位置よりずれて形成された
場合でも、下層配線パターン１上にコンタクト孔ｈが形
成されるように、下層配線パターン１のコンタクト孔ｈ
の形成部に幅広部１Ａが形成されたパターンとすること
が行われていた。
【０００４】しかしながら、昨今集積回路の、より高密
度化の要求から、図１３に示すように、下層配線パター
ン１における上述の幅広部１Ａの形成を回避した構造の
いわゆるオーバーラップフリーコンタクトによる構造が
採られる方向にある。
度化の要求から、図１３に示すように、下層配線パター
ン１における上述の幅広部１Ａの形成を回避した構造の
いわゆるオーバーラップフリーコンタクトによる構造が
採られる方向にある。
【０００５】ところが、この構造による場合、配線の信
頼性に問題が生じてくる。これについて図１４〜図１６
を参照して説明する。この場合、図１４に示すように、
半導体素子等が形成された半導体基板１０のＳｉＯ2 等
の表面絶縁層１１上に跨がって第１の配線パターン（下
層配線パターン）１が形成され、これの上にＳｉＯ2等
の層間絶縁層１２が形成されている。そして、この層間
絶縁層１２に、フォトリソグラフィによるエッチングに
よって上述のコンタクト孔ｈの形成を行う。このため、
フォトリソグラフィによって層間絶縁層１２上にフォト
レジスト１３が塗布され、パターン露光、現像によって
コンタクト孔を形成する部分に開口１３Ｗの形成がなさ
れる。ところが、この開口１３Ｗの形成に当たっての露
光マスク合せ誤差によって、開口１３Ｗが、第１の配線
パターン１上からΔｄずれが生じる場合ある。
頼性に問題が生じてくる。これについて図１４〜図１６
を参照して説明する。この場合、図１４に示すように、
半導体素子等が形成された半導体基板１０のＳｉＯ2 等
の表面絶縁層１１上に跨がって第１の配線パターン（下
層配線パターン）１が形成され、これの上にＳｉＯ2等
の層間絶縁層１２が形成されている。そして、この層間
絶縁層１２に、フォトリソグラフィによるエッチングに
よって上述のコンタクト孔ｈの形成を行う。このため、
フォトリソグラフィによって層間絶縁層１２上にフォト
レジスト１３が塗布され、パターン露光、現像によって
コンタクト孔を形成する部分に開口１３Ｗの形成がなさ
れる。ところが、この開口１３Ｗの形成に当たっての露
光マスク合せ誤差によって、開口１３Ｗが、第１の配線
パターン１上からΔｄずれが生じる場合ある。
【０００６】この状態で、図１５に示すように、フォト
レジスト１３をマスクに、層間絶縁層１２に対してエッ
チングを行ってコンタクト孔ｈの形成を行うと、ずれΔ
ｄに相当する間隙が発生し、此処に溝ｇが発生する。
レジスト１３をマスクに、層間絶縁層１２に対してエッ
チングを行ってコンタクト孔ｈの形成を行うと、ずれΔ
ｄに相当する間隙が発生し、此処に溝ｇが発生する。
【０００７】次に、通常、図１６に示すように、コンタ
クト孔ｈを金属プラグ１４によって埋込み、これの上に
上層配線の第２の配線パターン２を形成して下層の第１
の配線パターン１と上層の第２の配線パターン２とを金
属プラグ１４によってコンタクト孔ｈを通じて電気的に
コンタクトする。この金属プラグ１４の形成は、例えば
タングステンＷのＣＶＤ(Chemical Vapor Deposition：
化学的気相成長）法によって形成するが、この場合、溝
ｇの幅が例えば０．１μｍ以下程度に小となると、この
溝ｇ内にはＷの金属プラグ１４が形成されずにこの溝ｇ
が残存することになり、この溝ｇの存在による応力が金
属プラグ１４に生じ、これによって剥れが生じ易くな
り、この金属プラグ１４の電気的特性の低下すなわち抵
抗の増加を来し、コンタクト部における信頼性の低下を
来す。
クト孔ｈを金属プラグ１４によって埋込み、これの上に
上層配線の第２の配線パターン２を形成して下層の第１
の配線パターン１と上層の第２の配線パターン２とを金
属プラグ１４によってコンタクト孔ｈを通じて電気的に
コンタクトする。この金属プラグ１４の形成は、例えば
タングステンＷのＣＶＤ(Chemical Vapor Deposition：
化学的気相成長）法によって形成するが、この場合、溝
ｇの幅が例えば０．１μｍ以下程度に小となると、この
溝ｇ内にはＷの金属プラグ１４が形成されずにこの溝ｇ
が残存することになり、この溝ｇの存在による応力が金
属プラグ１４に生じ、これによって剥れが生じ易くな
り、この金属プラグ１４の電気的特性の低下すなわち抵
抗の増加を来し、コンタクト部における信頼性の低下を
来す。
【０００８】
【発明が解決しようとする課題】本発明は、このような
２層以上の多層配線構造を有する半導体装置、特に上述
したオーバーラップフリーコンタクトに適用して信頼性
の向上をはかる。
２層以上の多層配線構造を有する半導体装置、特に上述
したオーバーラップフリーコンタクトに適用して信頼性
の向上をはかる。
【０００９】
【課題を解決するための手段】本発明は、少なくとも第
１の配線パターンと第２の配線パターンとが層間絶縁層
を介して積層された多層配線構造すなわち相対的に下層
に配置された配線パターンと上層に配置された配線パタ
ーンとの２層以上の配線層による多層配線構造を有する
半導体装置の製造方法において、最終的に第１の配線パ
ターンを構成する導電層と、第１のマスク層と、第２の
マスク層とを順次それぞれ全面的に被着形成する工程
と、第２のマスク層と、第１のマスク層と共に、上記導
電層を第１の配線パターンにパターンエッチングするエ
ッチング工程と、この第１の配線パターンのパターン間
を絶縁層によって埋込む絶縁層の形成工程と、第２のマ
スク層をマスクに、第１の配線パターン間の絶縁層を、
第１および第２のマスクの界面以下までエッチングする
選択エッチング工程と、表面の凹凸を埋込んで全面的に
絶縁性の第３のマスク層を被着形成する工程と、この第
３のマスク層の表面より平坦研磨して、第１の配線パタ
ーン上において第１のマスク層が外部に露呈し、他部に
おいて第３のマスク層が外部に露呈する平坦面を形成す
る工程と、この平坦面上に層間絶縁層を形成する工程
と、第３のマスク層をエッチングマスクとして層間絶縁
層と第２のマスク層に渡る深さにコンタクト孔を穿設す
るコンタクト孔形成工程とを採って目的とする多層配線
構造を有する半導体装置を構成する。
１の配線パターンと第２の配線パターンとが層間絶縁層
を介して積層された多層配線構造すなわち相対的に下層
に配置された配線パターンと上層に配置された配線パタ
ーンとの２層以上の配線層による多層配線構造を有する
半導体装置の製造方法において、最終的に第１の配線パ
ターンを構成する導電層と、第１のマスク層と、第２の
マスク層とを順次それぞれ全面的に被着形成する工程
と、第２のマスク層と、第１のマスク層と共に、上記導
電層を第１の配線パターンにパターンエッチングするエ
ッチング工程と、この第１の配線パターンのパターン間
を絶縁層によって埋込む絶縁層の形成工程と、第２のマ
スク層をマスクに、第１の配線パターン間の絶縁層を、
第１および第２のマスクの界面以下までエッチングする
選択エッチング工程と、表面の凹凸を埋込んで全面的に
絶縁性の第３のマスク層を被着形成する工程と、この第
３のマスク層の表面より平坦研磨して、第１の配線パタ
ーン上において第１のマスク層が外部に露呈し、他部に
おいて第３のマスク層が外部に露呈する平坦面を形成す
る工程と、この平坦面上に層間絶縁層を形成する工程
と、第３のマスク層をエッチングマスクとして層間絶縁
層と第２のマスク層に渡る深さにコンタクト孔を穿設す
るコンタクト孔形成工程とを採って目的とする多層配線
構造を有する半導体装置を構成する。
【００１０】この本発明方法によれば、第１の配線パタ
ーンすなわち下層配線パターンのパターン間に絶縁層が
存在しているものであり、さらにコンタクト孔の穿設に
当たっては、これの上にそのエッチングを回避する第３
のマスク層を存在させたことにより、たとえコンタクト
孔が第１の配線パターン上からずれて、このコンタクト
孔が、第１の配線パターン間に差し渡って形成されるこ
とがあっても、このコンタクト孔間の絶縁層に間隙
（溝）が形成されることが回避される。したがって、こ
のコンタクト孔内の第１の配線パターン上に形成される
金属プラグに対する応力、これによる歪みによる信頼性
の低下を回避できるものである。
ーンすなわち下層配線パターンのパターン間に絶縁層が
存在しているものであり、さらにコンタクト孔の穿設に
当たっては、これの上にそのエッチングを回避する第３
のマスク層を存在させたことにより、たとえコンタクト
孔が第１の配線パターン上からずれて、このコンタクト
孔が、第１の配線パターン間に差し渡って形成されるこ
とがあっても、このコンタクト孔間の絶縁層に間隙
（溝）が形成されることが回避される。したがって、こ
のコンタクト孔内の第１の配線パターン上に形成される
金属プラグに対する応力、これによる歪みによる信頼性
の低下を回避できるものである。
【００１１】
【発明の実施の形態】図１〜図１１を参照して、本発明
製造方法の実施例を説明する。この例においては、第１
および第２の２層の配線パターンが層間絶縁層を介して
積層され、所定部において層間絶縁層に形成したコンタ
クト孔を通じて電気的にコンタクトする構成による半導
体装置を得る場合に適用した場合である。
製造方法の実施例を説明する。この例においては、第１
および第２の２層の配線パターンが層間絶縁層を介して
積層され、所定部において層間絶縁層に形成したコンタ
クト孔を通じて電気的にコンタクトする構成による半導
体装置を得る場合に適用した場合である。
【００１２】図１に示すように、例えば半導体集積回路
の回路素子の半導体素子が形成された半導体基板例えば
シリコン基板１０の表面に形成された例えばＳｉＯ2 に
よる表面絶縁層１１上に、最終的に第１の配線パターン
を構成する導電層３０を形成する。この導電層３０は、
例えば厚さ１００ｎｍのＴｉよりなる第１の金属層３１
と、例えば厚さ５００ｎｍのＡｌＣｕよりなる第２の金
属層３２と、例えば厚さ５ｎｍのＴｉ層上に厚さ２０ｎ
ｍのＴｉＮ層を形成してなる第３の金属層３３とを順次
スパッタリング等によって形成する。
の回路素子の半導体素子が形成された半導体基板例えば
シリコン基板１０の表面に形成された例えばＳｉＯ2 に
よる表面絶縁層１１上に、最終的に第１の配線パターン
を構成する導電層３０を形成する。この導電層３０は、
例えば厚さ１００ｎｍのＴｉよりなる第１の金属層３１
と、例えば厚さ５００ｎｍのＡｌＣｕよりなる第２の金
属層３２と、例えば厚さ５ｎｍのＴｉ層上に厚さ２０ｎ
ｍのＴｉＮ層を形成してなる第３の金属層３３とを順次
スパッタリング等によって形成する。
【００１３】尚、ここに、半導体基板とはその全体が半
導体によって構成されるバルク型構成はもとより、例え
ば絶縁ないしは半絶縁基板上に半導体層が形成された構
成による基板をも含んで指称するものである。
導体によって構成されるバルク型構成はもとより、例え
ば絶縁ないしは半絶縁基板上に半導体層が形成された構
成による基板をも含んで指称するものである。
【００１４】そして、この導電層３０上に、例えば厚さ
１００ｎｍのＳｉＯ2 絶縁層による第１のマスク層４１
と、例えば厚さ１００ｎｍのＳｉＮ絶縁層による第２の
マスク層４２とを順次それぞれプラズマＣＶＤ法によっ
て形成する。
１００ｎｍのＳｉＯ2 絶縁層による第１のマスク層４１
と、例えば厚さ１００ｎｍのＳｉＮ絶縁層による第２の
マスク層４２とを順次それぞれプラズマＣＶＤ法によっ
て形成する。
【００１５】次に、これら積層された第２のマスク層４
２、第１のマスク層４１、導電層３０の全厚みに渡って
最終的に形成する下層の第１の配線パターンのパターン
にフォトリソグラフィによるパターンエッチングを行
う。このために、図１に示すように、第２のマスク層４
２上に、フォトリソグラフィによって第１の配線パター
ンのパターンを有するフォトレジスト層１５を被着形成
する。
２、第１のマスク層４１、導電層３０の全厚みに渡って
最終的に形成する下層の第１の配線パターンのパターン
にフォトリソグラフィによるパターンエッチングを行
う。このために、図１に示すように、第２のマスク層４
２上に、フォトリソグラフィによって第１の配線パター
ンのパターンを有するフォトレジスト層１５を被着形成
する。
【００１６】図２に示すように、フォトレジスト層１５
をマスクに、順次第２のマスク層４２、第１のマスク層
４１、導電層３０すなわち各金属層３３，３２，３１を
例えばＲＩＥ（反応性イオンエッチング）による異方性
エッチングによってエッチングしてそれぞれ表面が第２
のマスク層４２と、第１のマスク層４１とによって覆わ
れ、導電層３０がパターン化された目的とする第１の配
線パターン２１を形成する。
をマスクに、順次第２のマスク層４２、第１のマスク層
４１、導電層３０すなわち各金属層３３，３２，３１を
例えばＲＩＥ（反応性イオンエッチング）による異方性
エッチングによってエッチングしてそれぞれ表面が第２
のマスク層４２と、第１のマスク層４１とによって覆わ
れ、導電層３０がパターン化された目的とする第１の配
線パターン２１を形成する。
【００１７】図３に示すように、第１の配線パターン２
１間を埋込むように、ＴＥＯＳ（テトラ・エチル・オル
ソ・シリケート）ガスを用いたプラズマＣＶＤ法（以下
Ｐ−ＴＥＯＳという）によって厚さ例えば１００ｎｍの
ＳｉＯ2 による下地絶縁層５１を形成し、続いてこれの
上にオゾンＯ3 とＴＥＯＳを用いた同様のプラスズマＣ
ＶＤ法（以下Ｏ3 −ＴＥＯＳという）によって厚さ例え
ば１μｍのＳｉＯ2 による埋込み絶縁層５２を形成す
る。このように、Ｐ−ＴＥＯＳによる下地絶縁層５１上
にＯ3 −ＴＥＯＳによる絶縁層５２を形成するのは、Ｏ
3 −ＴＥＯＳによる絶縁層５２は、カバレージ良く平坦
性にすぐれた成膜を行うことができるものの酸素ないし
は水分によって第１の配線パターンの電気的特性を劣化
させるおそれ、さらに下地選択性があることによってこ
れらの不都合を回避するために、Ｐ−ＴＥＯＳによる下
地絶縁層５１の形成がなされる。
１間を埋込むように、ＴＥＯＳ（テトラ・エチル・オル
ソ・シリケート）ガスを用いたプラズマＣＶＤ法（以下
Ｐ−ＴＥＯＳという）によって厚さ例えば１００ｎｍの
ＳｉＯ2 による下地絶縁層５１を形成し、続いてこれの
上にオゾンＯ3 とＴＥＯＳを用いた同様のプラスズマＣ
ＶＤ法（以下Ｏ3 −ＴＥＯＳという）によって厚さ例え
ば１μｍのＳｉＯ2 による埋込み絶縁層５２を形成す
る。このように、Ｐ−ＴＥＯＳによる下地絶縁層５１上
にＯ3 −ＴＥＯＳによる絶縁層５２を形成するのは、Ｏ
3 −ＴＥＯＳによる絶縁層５２は、カバレージ良く平坦
性にすぐれた成膜を行うことができるものの酸素ないし
は水分によって第１の配線パターンの電気的特性を劣化
させるおそれ、さらに下地選択性があることによってこ
れらの不都合を回避するために、Ｐ−ＴＥＯＳによる下
地絶縁層５１の形成がなされる。
【００１８】図４に示すように、第１の配線パターン２
１上の第２のマスク層４２上の絶縁層５１が露出する位
置まで、全面的エッチバックを行う。
１上の第２のマスク層４２上の絶縁層５１が露出する位
置まで、全面的エッチバックを行う。
【００１９】図５に示すように、ＳｉＮによる第２のマ
スク層４２に対するエッチングが小さくＳｉＯ2 による
絶縁層５０に対し高いエッチング性を示すすなわちエッ
チングの選択比が高いエッチング、例えばＣ4 Ｆ8 ／Ｃ
Ｏガスによるマグネトロン形の選択ＲＩＥによってエッ
チングを行う。この選択ＲＩＥは、下記の条件とする。 Ｃ4 Ｆ8 ／ＣＯ＝５０／２００〔ｓｃｃｍ〕， ＲＦ（高周波）１２００Ｗ， 圧力 ２〔Ｐａ〕
スク層４２に対するエッチングが小さくＳｉＯ2 による
絶縁層５０に対し高いエッチング性を示すすなわちエッ
チングの選択比が高いエッチング、例えばＣ4 Ｆ8 ／Ｃ
Ｏガスによるマグネトロン形の選択ＲＩＥによってエッ
チングを行う。この選択ＲＩＥは、下記の条件とする。 Ｃ4 Ｆ8 ／ＣＯ＝５０／２００〔ｓｃｃｍ〕， ＲＦ（高周波）１２００Ｗ， 圧力 ２〔Ｐａ〕
【００２０】このようにして、第２のマスク層４２をマ
スクに絶縁層５０のエッチングを行って第１の配線パタ
ーン２１上の絶縁層５０を除去し、さらに第１の配線パ
ターン２１間の絶縁層５０を、その表面の位置が第２の
マスク層４２と第１のマスク層４１との界面より下方に
位置するまでエッチングする。
スクに絶縁層５０のエッチングを行って第１の配線パタ
ーン２１上の絶縁層５０を除去し、さらに第１の配線パ
ターン２１間の絶縁層５０を、その表面の位置が第２の
マスク層４２と第１のマスク層４１との界面より下方に
位置するまでエッチングする。
【００２１】その後、図６に示すように、全面的に例え
ば厚さ５００ｎｍにＳｉＯ2 絶縁層５３をＰ−ＴＥＯＳ
によって形成する。
ば厚さ５００ｎｍにＳｉＯ2 絶縁層５３をＰ−ＴＥＯＳ
によって形成する。
【００２２】図７に示すように、第１のマスク層４１が
露出する位置まで例えばＣＭＰ（Chemical Mechanical
Polishing:化学的機械的研磨) によって研磨を行って平
坦面５４、すなわち第１の配線パターン２１上に形成さ
れた第１のマスク層４１と第１の配線パターン２１のパ
ターン間に形成された絶縁層５３による第３のマスク層
４３が露出されて配置された平坦面５４を形成する。
露出する位置まで例えばＣＭＰ（Chemical Mechanical
Polishing:化学的機械的研磨) によって研磨を行って平
坦面５４、すなわち第１の配線パターン２１上に形成さ
れた第１のマスク層４１と第１の配線パターン２１のパ
ターン間に形成された絶縁層５３による第３のマスク層
４３が露出されて配置された平坦面５４を形成する。
【００２３】図８に示すように、平坦面５４上に全面的
にＳｉＯ2 による層間絶縁層５５をＣＶＤ法等によって
形成する。
にＳｉＯ2 による層間絶縁層５５をＣＶＤ法等によって
形成する。
【００２４】図９に示すように、フォトレジスト層５６
を塗布し、フォトリソグラフィによってすなわちパター
ン露光および現像によって、コンタクト孔を形成する位
置と形状の開口５６Ｗを形成する。
を塗布し、フォトリソグラフィによってすなわちパター
ン露光および現像によって、コンタクト孔を形成する位
置と形状の開口５６Ｗを形成する。
【００２５】図１０に示すように、フォトレジスト層５
６をマスクに、その開口５６Ｗを通じて、ＳｉＯ2 によ
る層間絶縁層５５と、同様のＳｉＯ2 による第１のマス
ク層４１との全厚さに渡る深さのエッチングを行ってコ
ンタクト孔ｈをを穿設する。この場合、図９に示すよう
に、第１の配線パターン２１の形成位置と、フォトレジ
スト層５６の開口５６Ｗとの間にΔＤの位置ずれが生じ
た場合でも、第１の配線パターン２１間に位置して、そ
の表面にＳｉＯ2 に対するエッチングに対し、エッチン
グがなされないか殆どなされないＳｉＮによる第３のマ
スク層４３が存在していることによってコンタクト孔ｈ
の形成に伴う第１の配線パターン２１間に入り込む溝の
発生を回避できる。
６をマスクに、その開口５６Ｗを通じて、ＳｉＯ2 によ
る層間絶縁層５５と、同様のＳｉＯ2 による第１のマス
ク層４１との全厚さに渡る深さのエッチングを行ってコ
ンタクト孔ｈをを穿設する。この場合、図９に示すよう
に、第１の配線パターン２１の形成位置と、フォトレジ
スト層５６の開口５６Ｗとの間にΔＤの位置ずれが生じ
た場合でも、第１の配線パターン２１間に位置して、そ
の表面にＳｉＯ2 に対するエッチングに対し、エッチン
グがなされないか殆どなされないＳｉＮによる第３のマ
スク層４３が存在していることによってコンタクト孔ｈ
の形成に伴う第１の配線パターン２１間に入り込む溝の
発生を回避できる。
【００２６】図１１に示すように、フォトレジスト層５
６を除去し、層間絶縁層５５のコンタクト孔ｈ内に、こ
のコンタクト孔ｈを埋込むように金属プラグ２３を、例
えばタングステンＷのＣＶＤ法によって形成する。その
後、層間絶縁層５５上に、Ａｌ蒸着およびフォトリソグ
ラフィによるパターンエッチング等によって第２の配線
パターン２２の形成を行う。
６を除去し、層間絶縁層５５のコンタクト孔ｈ内に、こ
のコンタクト孔ｈを埋込むように金属プラグ２３を、例
えばタングステンＷのＣＶＤ法によって形成する。その
後、層間絶縁層５５上に、Ａｌ蒸着およびフォトリソグ
ラフィによるパターンエッチング等によって第２の配線
パターン２２の形成を行う。
【００２７】このようにして形成された第１および第２
の配線パターン２１および２２が積層された多層配線構
造の半導体装置は、コンタクト孔ｈ内に溝の発生が回避
される。
の配線パターン２１および２２が積層された多層配線構
造の半導体装置は、コンタクト孔ｈ内に溝の発生が回避
される。
【００２８】上述した例では、第１のマスク層４１およ
び層間絶縁層５５がＳｉＯ2 による同一材料によって構
成し、第２のマスク層４２および第３のマスク層４３が
ＳｉＯ2 とエッチング性を異にするすなわち配線パター
ン２１間の絶縁層５０と第１のマスク層４１および層間
絶縁層５５とのＳｉＯ2 に対するエッチングに選択性を
有するＳｉＮにより構成した場合であるが、それぞれ上
述の機能を奏する他の構成材料によることもできる。
び層間絶縁層５５がＳｉＯ2 による同一材料によって構
成し、第２のマスク層４２および第３のマスク層４３が
ＳｉＯ2 とエッチング性を異にするすなわち配線パター
ン２１間の絶縁層５０と第１のマスク層４１および層間
絶縁層５５とのＳｉＯ2 に対するエッチングに選択性を
有するＳｉＮにより構成した場合であるが、それぞれ上
述の機能を奏する他の構成材料によることもできる。
【００２９】尚、上述した例においては、第１の配線パ
ターンと第２の配線パターンとの２層構造の多層配線構
造を有する半導体装置を得る場合の例について説明した
が、２層以上の多層配線構造を有する半導体装置を得る
場合に適用することもできる。
ターンと第２の配線パターンとの２層構造の多層配線構
造を有する半導体装置を得る場合の例について説明した
が、２層以上の多層配線構造を有する半導体装置を得る
場合に適用することもできる。
【００３０】
【発明の効果】上述したように、本発明方法によれば、
第１の配線パターン２１すなわち下層配線パターンのパ
ターン間に絶縁層５０が存在しているものであり、さら
にコンタクト孔ｈの穿設に当たっては、これの上にその
エッチングを回避する第３のマスク層４３を存在させた
ことにより、たとえ第１の配線パターン２１上からコン
タクト孔ｈにずれが生じ、このコンタクト孔ｈが、第１
の配線パターン２１のパターン間に差し渡って形成され
ることがあっても、このコンタクト孔ｈ下に間隙（溝）
が発生する不都合が回避される。したがって、コンタク
ト孔ｈ内の第１の配線パターン上に形成される金属プラ
グに対する応力、これによる歪みによる信頼性の低下を
回避できるものである。
第１の配線パターン２１すなわち下層配線パターンのパ
ターン間に絶縁層５０が存在しているものであり、さら
にコンタクト孔ｈの穿設に当たっては、これの上にその
エッチングを回避する第３のマスク層４３を存在させた
ことにより、たとえ第１の配線パターン２１上からコン
タクト孔ｈにずれが生じ、このコンタクト孔ｈが、第１
の配線パターン２１のパターン間に差し渡って形成され
ることがあっても、このコンタクト孔ｈ下に間隙（溝）
が発生する不都合が回避される。したがって、コンタク
ト孔ｈ内の第１の配線パターン上に形成される金属プラ
グに対する応力、これによる歪みによる信頼性の低下を
回避できるものである。
【図１】本発明による多層配線構造を有する半導体装置
の製造方法の一例の一工程の概略断面図である。
の製造方法の一例の一工程の概略断面図である。
【図２】本発明による多層配線構造を有する半導体装置
の製造方法の一例の一工程の概略断面図である。
の製造方法の一例の一工程の概略断面図である。
【図３】本発明による多層配線構造を有する半導体装置
の製造方法の一例の一工程の概略断面図である。
の製造方法の一例の一工程の概略断面図である。
【図４】本発明による多層配線構造を有する半導体装置
の製造方法の一例の一工程の概略断面図である。
の製造方法の一例の一工程の概略断面図である。
【図５】本発明による多層配線構造を有する半導体装置
の製造方法の一例の一工程の概略断面図である。
の製造方法の一例の一工程の概略断面図である。
【図６】本発明による多層配線構造を有する半導体装置
の製造方法の一例の一工程の概略断面図である。
の製造方法の一例の一工程の概略断面図である。
【図７】本発明による多層配線構造を有する半導体装置
の製造方法の一例の一工程の概略断面図である。
の製造方法の一例の一工程の概略断面図である。
【図８】本発明による多層配線構造を有する半導体装置
の製造方法の一例の一工程の概略断面図である。
の製造方法の一例の一工程の概略断面図である。
【図９】本発明による多層配線構造を有する半導体装置
の製造方法の一例の一工程の概略断面図である。
の製造方法の一例の一工程の概略断面図である。
【図１０】本発明による多層配線構造を有する半導体装
置の製造方法の一例の一工程の概略断面図である。
置の製造方法の一例の一工程の概略断面図である。
【図１１】本発明による多層配線構造を有する半導体装
置の製造方法の一例の一工程の概略断面図である。
置の製造方法の一例の一工程の概略断面図である。
【図１２】従来の多層配線構造のコンタクト部の平面図
である。
である。
【図１３】従来の多層配線構造のコンタクト部の平面図
である。
である。
【図１４】従来の多層配線構造を有する半導体装置の一
製造方法の一工程の概略断面図である。
製造方法の一工程の概略断面図である。
【図１５】従来の多層配線構造を有する半導体装置の一
製造方法の一工程の概略断面図である。
製造方法の一工程の概略断面図である。
【図１６】従来の多層配線構造を有する半導体装置の一
製造方法の一工程の概略断面図である。
製造方法の一工程の概略断面図である。
１０ 半導体基板 １１ 表面絶縁層 １５ フォトレジスト層 ２１ 第１の配線パターン ２２ 第２の配線パターン ３０ 導電層 ３１ 第１の金属層 ３２ 第２の金属層 ３３ 第３の金属層 ４１ 第１のマスク層 ４２ 第２のマスク層 ４３ 第３のマスク層 ５０，５３ 絶縁層 ５４ 平坦面 ５５ 層間絶縁層 ｈ コンタクト孔
Claims (3)
- 【請求項１】 少なくとも第１の配線パターンと第２の
配線パターンとが層間絶縁層を介して積層された多層配
線構造を有する半導体装置の製造方法において、 最終的に上記第１の配線パターンを構成する導電層と、
第１のマスク層と、第２のマスク層とを順次それぞれ全
面的に被着形成する工程と、 上記第２のマスク層と、上記第１のマスク層と共に、上
記導電層を上記第１の配線パターンにパターンエッチン
グするエッチング工程と、 該第１の配線パターン間を絶縁層によって埋込む絶縁層
の形成工程と、 上記第２のマスク層をマスクに、上記第１の配線パター
ン間の絶縁層を、上記第１および第２のマスク層の界面
以下までエッチングする選択エッチング工程と、 表面の凹凸を埋込んで全面的に絶縁性の第３のマスク層
を被着形成する工程と、 該第３のマスク層の表面より平坦研磨して、上記第１の
配線パターン上において第１のマスク層が外部に露呈
し、他部において上記第３のマスク層が外部に露呈する
平坦面を形成する工程と、 該平坦面上に層間絶縁層を形成する工程と、 上記第３のマスク層をエッチングマスクとして上記層間
絶縁層と上記第２のマスク層に渡る深さにコンタクト孔
を穿設するコンタクト孔形成工程とを経ることを特徴と
する多層配線構造を有する半導体装置の製造方法。 - 【請求項２】 上記第１のマスク層と層間絶縁層とがＳ
ｉＯ2 よりなり、上記第２および第３のマスク層がＳｉ
Ｎよりなることを特徴とする請求項１に記載の多層配線
構造を有する半導体装置の製造方法。 - 【請求項３】 上記第１の配線パターン間に形成される
上記絶縁層が、 テトラ・エチル・オルソ・シリケートを用いたプラズマ
気相成長法によるＳｉＯ2 層と、これの上に形成したテ
トラ・エチル・オルソ・シリケートと酸素とを用いたプ
ラズマ気相成長法によるＳｉＯ2 層との積層構造とした
ことを特徴とする請求項１に記載の多層配線構造を有す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19072795A JPH0945765A (ja) | 1995-07-26 | 1995-07-26 | 多層配線構造を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19072795A JPH0945765A (ja) | 1995-07-26 | 1995-07-26 | 多層配線構造を有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945765A true JPH0945765A (ja) | 1997-02-14 |
Family
ID=16262805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19072795A Pending JPH0945765A (ja) | 1995-07-26 | 1995-07-26 | 多層配線構造を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013936A (en) * | 1998-08-06 | 2000-01-11 | International Business Machines Corporation | Double silicon-on-insulator device and method therefor |
| EP3036757A1 (en) * | 2013-08-21 | 2016-06-29 | Intel Corporation | Method and structure to contact tight pitch conductive layers with guided vias |
-
1995
- 1995-07-26 JP JP19072795A patent/JPH0945765A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013936A (en) * | 1998-08-06 | 2000-01-11 | International Business Machines Corporation | Double silicon-on-insulator device and method therefor |
| US6383892B1 (en) | 1998-08-06 | 2002-05-07 | International Business Machines Corporation | Double silicon-on-insulator device and method thereof |
| EP3036757A1 (en) * | 2013-08-21 | 2016-06-29 | Intel Corporation | Method and structure to contact tight pitch conductive layers with guided vias |
| EP3036757A4 (en) * | 2013-08-21 | 2017-03-29 | Intel Corporation | Method and structure to contact tight pitch conductive layers with guided vias |
| US9659860B2 (en) | 2013-08-21 | 2017-05-23 | Intel Corporation | Method and structure to contact tight pitch conductive layers with guided vias |
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