JPH03159152A - バンプ電極の製造方法 - Google Patents
バンプ電極の製造方法Info
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- JPH03159152A JPH03159152A JP1298436A JP29843689A JPH03159152A JP H03159152 A JPH03159152 A JP H03159152A JP 1298436 A JP1298436 A JP 1298436A JP 29843689 A JP29843689 A JP 29843689A JP H03159152 A JPH03159152 A JP H03159152A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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- H01L2224/14051—Bump connectors having different shapes
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路基板上のバンプ電極の製造方
法に関し、特に、基板の素子領域上にバンプ電極を形成
する技術に関するものである。
法に関し、特に、基板の素子領域上にバンプ電極を形成
する技術に関するものである。
半導体集積回路の高機能化により外部端子用電極の数が
増加する傾向があり、このため、基板の周辺の非素子領
域に全てのバンプ電極を形成できない場合がある。この
ような場合において、チップ寸法を拡大せずに、集積回
路の素子領域（能動領域）上にバンプ電極を形成する方
法が知られている。
増加する傾向があり、このため、基板の周辺の非素子領
域に全てのバンプ電極を形成できない場合がある。この
ような場合において、チップ寸法を拡大せずに、集積回
路の素子領域（能動領域）上にバンプ電極を形成する方
法が知られている。
まず、第５図を参照して、この従来の方法によって形成
したバンプ電極の平面配置を説明する。
したバンプ電極の平面配置を説明する。
第５図には、説明の便宜上、基板２の平面を外部端子用
電極が形成されている非素子領域２ａと各種素子が形成
されている素子領域（能動領域）２ｂとに分けて示す。
電極が形成されている非素子領域２ａと各種素子が形成
されている素子領域（能動領域）２ｂとに分けて示す。
非素子領域２ａ上には外部端子用電極部４ａ、４ｂが素
子領域２ｂを取り巻くように並んでいる。通常はこの外
部端子用電極部４ａ、４ｂの直上にバンプ電極が形成さ
れるが、非素子領域２ａには全ての外部端子用電極部に
対応するバンプ電極を形成する面積がないので、−部の
外部端子用電極部４ｂから素子領域２ｂ上に配線１４を
延長し、素子領域２ｂ上にバンプ電極ｌＯｂを形成する
。したがって、基板２上には、非素子領域２ａ上に形成
されたバンプ電極１０ａと素子領域２ｂ上に形成された
バンプ電極１０ｂとが配置されることになり、基板表面
が有効に利用され、数多くのバンプ電極を形成できる。
子領域２ｂを取り巻くように並んでいる。通常はこの外
部端子用電極部４ａ、４ｂの直上にバンプ電極が形成さ
れるが、非素子領域２ａには全ての外部端子用電極部に
対応するバンプ電極を形成する面積がないので、−部の
外部端子用電極部４ｂから素子領域２ｂ上に配線１４を
延長し、素子領域２ｂ上にバンプ電極ｌＯｂを形成する
。したがって、基板２上には、非素子領域２ａ上に形成
されたバンプ電極１０ａと素子領域２ｂ上に形成された
バンプ電極１０ｂとが配置されることになり、基板表面
が有効に利用され、数多くのバンプ電極を形成できる。
次に、第６図から第８図までを参照して、従来のバンプ
電極の形成方法を説明する。第６図（ａ）、第７図（ａ
）及び第８図（ａ）は第５図に示すＡ−Ａ’線に沿って
切断した基板２の断面図である。第６図（ｂ）、第７図
（ｂ）及び第８図（ｂ）は第５図に示すＢ−Ｂ’線に沿
って切断した基板２の断面図である。第６図（ａ）及び
（ｂ）に示すように、基板２上に酸化膜３が形成されて
おり、この酸化膜３上にアルミニウムで形成した外部端
子用電極部４ａと４ｂがあり、さらにその上にプラズマ
ＣＶＤにより形成された窒化シリコン等の保護膜６が形
成されている。この保護膜６に電極接続用の窓を開口し
て開口部５ａと５ｂを形成するが、Ｂ−Ｂ“断面部にお
いては第６図（ｂ）に示すように、この開口部５ｂによ
り外部端子用電極部４ｂから素子領域２ｂ上に延長する
引込み配線１４をアルミニウム蒸着することにより形成
し、この上を更に保護膜７で被覆して多層配線構造とし
、素子領域２ｂ上の保護膜７に開口部７ａを設ける。次
に、第７図（ａ）及び（ｂ）に示すように、Ａ−Ａ’断
面部では外部端子用電極部４ａ上に、また、Ｂ−Ｂ’断
面部では素子領域上にある引込み配線１４上に、第１層
の密着用金属のクロムと、第２層の拡散バリア用金属の
銅からなるバリア層８ａ及び８ｂを形成する。最後に、
第８図（ａ）及び（ｂ）に示すように、レジストにより
マスクを形成し、このマスクを介して電界メッキをする
ことによりバリア層８ａ及び８ｂ上に銅のバンプ電極１
０ａ及び１０ｂを形成する。
電極の形成方法を説明する。第６図（ａ）、第７図（ａ
）及び第８図（ａ）は第５図に示すＡ−Ａ’線に沿って
切断した基板２の断面図である。第６図（ｂ）、第７図
（ｂ）及び第８図（ｂ）は第５図に示すＢ−Ｂ’線に沿
って切断した基板２の断面図である。第６図（ａ）及び
（ｂ）に示すように、基板２上に酸化膜３が形成されて
おり、この酸化膜３上にアルミニウムで形成した外部端
子用電極部４ａと４ｂがあり、さらにその上にプラズマ
ＣＶＤにより形成された窒化シリコン等の保護膜６が形
成されている。この保護膜６に電極接続用の窓を開口し
て開口部５ａと５ｂを形成するが、Ｂ−Ｂ“断面部にお
いては第６図（ｂ）に示すように、この開口部５ｂによ
り外部端子用電極部４ｂから素子領域２ｂ上に延長する
引込み配線１４をアルミニウム蒸着することにより形成
し、この上を更に保護膜７で被覆して多層配線構造とし
、素子領域２ｂ上の保護膜７に開口部７ａを設ける。次
に、第７図（ａ）及び（ｂ）に示すように、Ａ−Ａ’断
面部では外部端子用電極部４ａ上に、また、Ｂ−Ｂ’断
面部では素子領域上にある引込み配線１４上に、第１層
の密着用金属のクロムと、第２層の拡散バリア用金属の
銅からなるバリア層８ａ及び８ｂを形成する。最後に、
第８図（ａ）及び（ｂ）に示すように、レジストにより
マスクを形成し、このマスクを介して電界メッキをする
ことによりバリア層８ａ及び８ｂ上に銅のバンプ電極１
０ａ及び１０ｂを形成する。
上記従来のバンプ電極の製造方法においては、次のよう
な問題点がある。
な問題点がある。
まず、素子領域２ｂ内に位置するバンプ電極１０ｂの形
成は、外部端子領域２ａ内に位置するバンプ電極１０ａ
の形成と比べて引込み配線１４を多層配線技術により形
成する工程が余分に必要であるため、工程数が増えコス
ト高になる。
成は、外部端子領域２ａ内に位置するバンプ電極１０ａ
の形成と比べて引込み配線１４を多層配線技術により形
成する工程が余分に必要であるため、工程数が増えコス
ト高になる。
また、バリア層８ａ、８ｂに用いる密着用と拡散バリア
用のクロム、ｗｌ等の金属は腐蝕しやすいため、外部端
子用電極との導電性が悪化したり、バンプ電極が熱歪等
により剥離するおそれがある。
用のクロム、ｗｌ等の金属は腐蝕しやすいため、外部端
子用電極との導電性が悪化したり、バンプ電極が熱歪等
により剥離するおそれがある。
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、従来の工程を利用して引込み配線を形成する
と共に腐蝕防止手段を付加することにより、工程数を増
加させることなくバンプ電極の耐久性を向上させること
にある。
の課題は、従来の工程を利用して引込み配線を形成する
と共に腐蝕防止手段を付加することにより、工程数を増
加させることなくバンプ電極の耐久性を向上させること
にある。
上記問題点を解決するために、本発明が講じた手段は、
保護膜で表面が被覆された基板の非素子領域に第１及び
第２の複数の外部端子用電極部を露出させ、このうちの
第１の外部端子用電極部の上にバリア層を導電被着する
際、これと同時並行して該基板の素子領域の該保護膜上
にバンプ電極用下地層及びこのバンプ電極用下地層と第
２の外部端子用電極部とを接続すべき引込み配線を該バ
リア層と同材質により形成し、この後、同時形成された
該非素子領域のバリア層及び該素子領域の該バンプ電極
用下地層の上にバンプ電極を形成し、最後に、該引込み
配線及び該バンプ電極の露出領域を耐腐蝕性金属の無電
解メッキで被覆するものである。
保護膜で表面が被覆された基板の非素子領域に第１及び
第２の複数の外部端子用電極部を露出させ、このうちの
第１の外部端子用電極部の上にバリア層を導電被着する
際、これと同時並行して該基板の素子領域の該保護膜上
にバンプ電極用下地層及びこのバンプ電極用下地層と第
２の外部端子用電極部とを接続すべき引込み配線を該バ
リア層と同材質により形成し、この後、同時形成された
該非素子領域のバリア層及び該素子領域の該バンプ電極
用下地層の上にバンプ電極を形成し、最後に、該引込み
配線及び該バンプ電極の露出領域を耐腐蝕性金属の無電
解メッキで被覆するものである。
このような手段によれば、次の作用が得られる。
従来と同様に、基板の非素子領域だけでなく素子領域上
にもバンプ電極を分散して形成するため、基板寸法を拡
大せずに多数のバンプ電極を形成することができるが、
非素子領域から素子領域に延長する引込み配線をバリア
層と同材質で同時に形成しているので、配線形成のため
の単独工程が不要であり、非素子領域上に形成するバン
プ電極と同一の工程で並行して素子領域内のバンプ電極
を形成できるため、工程上の無駄がない。
にもバンプ電極を分散して形成するため、基板寸法を拡
大せずに多数のバンプ電極を形成することができるが、
非素子領域から素子領域に延長する引込み配線をバリア
層と同材質で同時に形成しているので、配線形成のため
の単独工程が不要であり、非素子領域上に形成するバン
プ電極と同一の工程で並行して素子領域内のバンプ電極
を形成できるため、工程上の無駄がない。
更に、バンプ電極の形成後にバンプ電極と引込み配線を
耐腐蝕性金属で被覆するので、バンプ電極と共に引込み
配線の腐蝕の発生が防止できる。
耐腐蝕性金属で被覆するので、バンプ電極と共に引込み
配線の腐蝕の発生が防止できる。
加えて、上記の耐腐蝕性金属で被覆する工程は無電解メ
ッキにより施されるので、簡易であり、製造コストを低
く抑えることができる。
ッキにより施されるので、簡易であり、製造コストを低
く抑えることができる。
次に、本発明のバンプ電極に係る実施例を第１図から第
４図までを参照して説明する。
４図までを参照して説明する。
第１図は、本実施例によりバンプ電極を形成した基板上
のバンプ電極の平面配置を示す。
のバンプ電極の平面配置を示す。
基板２上の非素子領域２ａに複数の外部端子用電極部４
ａ及び４ｂが形成されており、外部端子用電極部４ａに
はバリア層８ａを介してその直上にバンプ電極１０ａが
形成され、また、外部端子用電極部４ｂと導電接続され
た素子領域２ｂにまで延長する引込み配線１９が形成さ
れ、この引込み配線１９には素子領域２ｂ上のバンプ電
極用下地層９ｂが連続しており、このバンプ電極用下地
層９ｂの上にバンプ電極１０ｂが形成されている。
ａ及び４ｂが形成されており、外部端子用電極部４ａに
はバリア層８ａを介してその直上にバンプ電極１０ａが
形成され、また、外部端子用電極部４ｂと導電接続され
た素子領域２ｂにまで延長する引込み配線１９が形成さ
れ、この引込み配線１９には素子領域２ｂ上のバンプ電
極用下地層９ｂが連続しており、このバンプ電極用下地
層９ｂの上にバンプ電極１０ｂが形成されている。
次に、第２図から第４図までに基づいて本発明の実施例
に係るハンプ電極の製造方法について説明する。この第
２図（ａ）、第３図（ａ）及び第４図（ａ）は、第１図
のＡ−Ａ’線に沿って切断した断面部を示す。第２図（
ｂ）、第３図（ｂ）及び第４図（ｂ）は、第１図のＢ−
Ｂ”線に沿って切断した断面部を示す。
に係るハンプ電極の製造方法について説明する。この第
２図（ａ）、第３図（ａ）及び第４図（ａ）は、第１図
のＡ−Ａ’線に沿って切断した断面部を示す。第２図（
ｂ）、第３図（ｂ）及び第４図（ｂ）は、第１図のＢ−
Ｂ”線に沿って切断した断面部を示す。
第２図（ａ）及び（ｂ）に示すように、基板２の非素子
領域２ａ上に外部端子用電極４ａ、４ｂが形成されてお
り、これらはシリコン窒化膜又はシリコン酸化膜等の保
護膜６で被覆されている。
領域２ａ上に外部端子用電極４ａ、４ｂが形成されてお
り、これらはシリコン窒化膜又はシリコン酸化膜等の保
護膜６で被覆されている。
この保護膜６に外部端子用電極４ａ、４ｂの直上に位置
する開口部５ａ、５ｂを設ける。次に、外部端子用電極
部４ａの直上には開口部５ａを通して真空蒸着によりチ
タンと銅又はクロムと銅の２層の金属膜からなるバリア
層８ａを形成する。第１層のチタン又はクロムは主に外
部端子用電極４ａとの密着性を高めるためのものであり
、第２層の銅は上層と下層の合金化防止のためのバリア
として若しくはメッキ下地として用いるものである。
する開口部５ａ、５ｂを設ける。次に、外部端子用電極
部４ａの直上には開口部５ａを通して真空蒸着によりチ
タンと銅又はクロムと銅の２層の金属膜からなるバリア
層８ａを形成する。第１層のチタン又はクロムは主に外
部端子用電極４ａとの密着性を高めるためのものであり
、第２層の銅は上層と下層の合金化防止のためのバリア
として若しくはメッキ下地として用いるものである。
バリア層は一般に上記のように２層で形成されるが、１
層又は３層以上で構成してもよい。一方、素子領域２ｂ
上のバンプ電極用下地層９ｂ及び外部端子用電極部４ｂ
に開口部５ｂを通して導電接続し、バンプ電極用下地層
９ｂとも接続する引込み配線１９とがＡ−Ａ’断面部の
バリア層８ａと同時並行して形成される。この引込み配
線１９は、バリア層の前記第１層及び第２層のうち１層
の材質のみで形成してもよい。
層又は３層以上で構成してもよい。一方、素子領域２ｂ
上のバンプ電極用下地層９ｂ及び外部端子用電極部４ｂ
に開口部５ｂを通して導電接続し、バンプ電極用下地層
９ｂとも接続する引込み配線１９とがＡ−Ａ’断面部の
バリア層８ａと同時並行して形成される。この引込み配
線１９は、バリア層の前記第１層及び第２層のうち１層
の材質のみで形成してもよい。
次に、第３図（ａ）及び（ｂ）に示すように、Ａ−Ａ’
断面部においては外部端子用電極４ａの直上に形成され
たバリア層８ａの上に電界メッキにより銅のバンプ電極
１０ａを形成するが、この際、Ｂ−Ｂ’断面部では素子
領域２ｂ上のバンプ電極用下地層９ｂの上にバンプ電極
１０ｂを形成する。
断面部においては外部端子用電極４ａの直上に形成され
たバリア層８ａの上に電界メッキにより銅のバンプ電極
１０ａを形成するが、この際、Ｂ−Ｂ’断面部では素子
領域２ｂ上のバンプ電極用下地層９ｂの上にバンプ電極
１０ｂを形成する。
この後、第４図（ａ）及び（ｂ）に示すように、引込み
配線１９及びバンプ電極１０ａ、１０ｂを、次亜リン酸
ナトリウム、塩化ニッケル及び水酸化アンモニウムのメ
ッキ液を用いて無電解メッキにより０．５〜１．０μｍ
厚のニッケル膜で被覆し、更に、ンアン金カリウム液を
用いて０．１〜０． ２μｍ厚の金の無電解メッキを施
し、メッキ膜１２ａ。
配線１９及びバンプ電極１０ａ、１０ｂを、次亜リン酸
ナトリウム、塩化ニッケル及び水酸化アンモニウムのメ
ッキ液を用いて無電解メッキにより０．５〜１．０μｍ
厚のニッケル膜で被覆し、更に、ンアン金カリウム液を
用いて０．１〜０． ２μｍ厚の金の無電解メッキを施
し、メッキ膜１２ａ。
１２ｂを形成する。この場合に、ニッケルメッキを施さ
ずに０．２〜０．５μｍ厚の金の無電解メッキのみを行
なってもよい。
ずに０．２〜０．５μｍ厚の金の無電解メッキのみを行
なってもよい。
この実施例においては、素子領域２ｂ上に延長している
引込み配線１９をバリア層８ａと同時に同材質で形成す
るため、配線形成工程を別に設ける必要がない。また、
基板２の非素子領域２ａにはバンプ電極１０ａを形成し
、素子領域２ｂにはバンプ電極１０ｂを形成することに
より、基板２上の非素子領域２ａのみにバンプ電極を形
成した場合よりも多数のバンプ電極を形成することがで
きる。
引込み配線１９をバリア層８ａと同時に同材質で形成す
るため、配線形成工程を別に設ける必要がない。また、
基板２の非素子領域２ａにはバンプ電極１０ａを形成し
、素子領域２ｂにはバンプ電極１０ｂを形成することに
より、基板２上の非素子領域２ａのみにバンプ電極を形
成した場合よりも多数のバンプ電極を形成することがで
きる。
更に、バンプ電極１０ａ、１０ｂを形成した後にバンプ
電極１０、ａ、１０ｂ及び引込み配線１９を耐腐蝕性の
金属で被覆するから、バンプ電極１０ａ、１０ｂは勿論
のこと、腐蝕し易いバリア材質で形成されている引込み
配線１９の腐蝕をも防止できる。
電極１０、ａ、１０ｂ及び引込み配線１９を耐腐蝕性の
金属で被覆するから、バンプ電極１０ａ、１０ｂは勿論
のこと、腐蝕し易いバリア材質で形成されている引込み
配線１９の腐蝕をも防止できる。
加えて、耐腐蝕性の金属で被覆する工程は無電解メッキ
により施されるので、製造コストを低く抑えることがで
きる。
により施されるので、製造コストを低く抑えることがで
きる。
以上説明したように、本発明に係るバンプ電極の製造方
法は、素子領域上に延長する引込み配線をバンプ電極の
形成に必要なバリア層と同時に同材質で形成し、バンプ
電極及び引込み配線を耐腐蝕性金属で被覆することを特
徴とするものであるから、以下の効果を奏する。
法は、素子領域上に延長する引込み配線をバンプ電極の
形成に必要なバリア層と同時に同材質で形成し、バンプ
電極及び引込み配線を耐腐蝕性金属で被覆することを特
徴とするものであるから、以下の効果を奏する。
■ 素子領域上に延長する引込み配線をバリア層と同時
に同材質で形成するので、素子領域上へのバンプ電極形
成を可能としながら配線形成のみの工程が不要であり、
非素子領域上に形成するバンプ電極と同一の工程で並行
して形成できるから、製造コストを低減することができ
る。
に同材質で形成するので、素子領域上へのバンプ電極形
成を可能としながら配線形成のみの工程が不要であり、
非素子領域上に形成するバンプ電極と同一の工程で並行
して形成できるから、製造コストを低減することができ
る。
■ バンプ電極及び引込み配線を耐腐蝕性金属で被覆す
るので、バンプ電極と共に引込み配線の腐蝕をも防止す
ることができ、また、環境試験等の際バンプ電極を保護
することができるので、素子全体の耐久性、信中頁性を
向上させることができる。
るので、バンプ電極と共に引込み配線の腐蝕をも防止す
ることができ、また、環境試験等の際バンプ電極を保護
することができるので、素子全体の耐久性、信中頁性を
向上させることができる。
■ 耐腐蝕性金属で被覆する工程は無電解メッキにより
施されるから、簡易であると共に製造コストを低（抑え
ることができる。
施されるから、簡易であると共に製造コストを低（抑え
ることができる。
第１図は本発明の実施例により形成したバンプ電極の平
面配置を示す基板の平面図である。 第２図（ａ）、第３図（ａ）及び第４図（ａ）は第１図
に示すＡ−Ａ’線に沿って切断した基板の断面を示す本
発明の実施例の工程断面図である。 第２図（ｂ）、第３図（ｂ）及び第４図（ｂ）は第１図
に示すＢ−Ｂ’線に沿って切断した基板の断面を示す本
発明の実施例の工程断面図である。 第５図は従来の方法によりバンプ電極を形成した基板の
平面図である。 第６図（ａ）、第７図（ａ）及び第８図（ａ）は第５図
に示すＡ−Ａ’線に沿って切断した基板の断面を示す従
来のバンプ電極の製造方法の工程断面図である。 第６図（ｂ）、第７図（ｂ）及び第８図（ｂ）は第５図
に示すＢ−Ｂ’線に沿って切断した基板の断面を示す従
来のバンプ電極の製造方法の工程断面図である。 〔符号の説明〕 ２・・・基板 ２ａ・・・非素子領域 ２ｂ・・・素子領域 ３・・・酸化膜 ４ａ、４ｂ・・・外部端子用電極部 ５ａ、５ｂ・・・開口部 ６・・・保護膜 ８ａ・・・バリア層 ９ｂ・・・バンプ電極下地層 １０ａ、１０ｂ・・・バンプ電極 １２ａ、１２ｂ・・・メッキ膜 １９・・・引込み配線。 第１図 第 ２ 図 （ａ） （ｂ） 第 図 第 図 （ａ） （ｂ） 第 図 第 図 （ａ） （ｂ） 第 図
面配置を示す基板の平面図である。 第２図（ａ）、第３図（ａ）及び第４図（ａ）は第１図
に示すＡ−Ａ’線に沿って切断した基板の断面を示す本
発明の実施例の工程断面図である。 第２図（ｂ）、第３図（ｂ）及び第４図（ｂ）は第１図
に示すＢ−Ｂ’線に沿って切断した基板の断面を示す本
発明の実施例の工程断面図である。 第５図は従来の方法によりバンプ電極を形成した基板の
平面図である。 第６図（ａ）、第７図（ａ）及び第８図（ａ）は第５図
に示すＡ−Ａ’線に沿って切断した基板の断面を示す従
来のバンプ電極の製造方法の工程断面図である。 第６図（ｂ）、第７図（ｂ）及び第８図（ｂ）は第５図
に示すＢ−Ｂ’線に沿って切断した基板の断面を示す従
来のバンプ電極の製造方法の工程断面図である。 〔符号の説明〕 ２・・・基板 ２ａ・・・非素子領域 ２ｂ・・・素子領域 ３・・・酸化膜 ４ａ、４ｂ・・・外部端子用電極部 ５ａ、５ｂ・・・開口部 ６・・・保護膜 ８ａ・・・バリア層 ９ｂ・・・バンプ電極下地層 １０ａ、１０ｂ・・・バンプ電極 １２ａ、１２ｂ・・・メッキ膜 １９・・・引込み配線。 第１図 第 ２ 図 （ａ） （ｂ） 第 図 第 図 （ａ） （ｂ） 第 図 第 図 （ａ） （ｂ） 第 図
Claims (1)
- 【特許請求の範囲】 保護膜で表面被覆された基板の非素子領域に露出する第
１及び第２の複数の外部端子用電極部のうち、第１の外
部端子用電極部上にバリア層を導電被着する際、同時並
行して該基板の素子領域の該保護膜上にバンプ電極用下
地層及びこれと第２の外部端子用電極部とを接続すべき
引込み配線を同バリア材質で以て形成する工程と、 次に、同時形成された該非素子領域の該バリア層及び該
素子領域の該バンプ電極用下地層の上にそれぞれバンプ
電極を形成する工程と、 次に、該引込み配線及び該バンプ電極の露出領域を耐腐
蝕性金属の無電解メッキにより被覆する工程と、 を有することを特徴とするバンプ電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298436A JP2616063B2 (ja) | 1989-11-16 | 1989-11-16 | バンプ電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298436A JP2616063B2 (ja) | 1989-11-16 | 1989-11-16 | バンプ電極の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159152A true JPH03159152A (ja) | 1991-07-09 |
| JP2616063B2 JP2616063B2 (ja) | 1997-06-04 |
Family
ID=17859686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298436A Expired - Fee Related JP2616063B2 (ja) | 1989-11-16 | 1989-11-16 | バンプ電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616063B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004179538A (ja) * | 2002-11-28 | 2004-06-24 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6852616B2 (en) | 2000-11-29 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for producing the same |
| JP2008547207A (ja) * | 2005-06-14 | 2008-12-25 | キュービック・ウエハ・インコーポレーテッド | 電子チップ接点構造 |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| JP2015216344A (ja) * | 2014-04-21 | 2015-12-03 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
-
1989
- 1989-11-16 JP JP1298436A patent/JP2616063B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6852616B2 (en) | 2000-11-29 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for producing the same |
| JP2004179538A (ja) * | 2002-11-28 | 2004-06-24 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008547207A (ja) * | 2005-06-14 | 2008-12-25 | キュービック・ウエハ・インコーポレーテッド | 電子チップ接点構造 |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US9147635B2 (en) | 2005-06-14 | 2015-09-29 | Cufer Asset Ltd. L.L.C. | Contact-based encapsulation |
| US9324629B2 (en) | 2005-06-14 | 2016-04-26 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| US9754907B2 (en) | 2005-06-14 | 2017-09-05 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| US10340239B2 (en) | 2005-06-14 | 2019-07-02 | Cufer Asset Ltd. L.L.C | Tooling for coupling multiple electronic chips |
| JP2015216344A (ja) * | 2014-04-21 | 2015-12-03 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2616063B2 (ja) | 1997-06-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
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