JPS62133738A - 集積回路 - Google Patents

集積回路

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JPS62133738A
JPS62133738A JP61284083A JP28408386A JPS62133738A JP S62133738 A JPS62133738 A JP S62133738A JP 61284083 A JP61284083 A JP 61284083A JP 28408386 A JP28408386 A JP 28408386A JP S62133738 A JPS62133738 A JP S62133738A
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rhodium
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スチーブン・アール・アーリー
ダニエル・グロガン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に金等の貴金属を使用するＩＣ
の金属化（メタライゼーション）層に関する。
〔従来の技術とその問題点〕
加酸（アディティブ）メタライゼーション工程は、集積
回路（ＩＣ）のメタライズしたい部分のみに金属を電気
メッキ等により選択的に被着する点で減成（サブトラク
ティブ）工程と区別される。
一般にはアルミニウム及びアルミ合金のメタライゼーシ
ョンで使用される減成工程では、基板全面を普通はバイ
アススパッタリングにより覆う。次に、被着した金属の
一部分を削除して希望する回路接続パターンを形成する
。この減成メタライゼーションの概要については、セミ
コンダクター・インターナショナルの１９８１年９月発
行の第９１乃至９９頁、ｒＶＬｓＩメタライゼーション
の問題と傾向」（Ｊ、Ｌ、Ｖｏｓｓｅｎ著）に記載され
ている。また、アルミをベースとするメタライゼーショ
ン中に生じる諸問題の解説は、Ｓ、Ｍ、Ｓｚｅ著のｒ　
ＶＬＳＩテクノロジィＪ　１９８３年第３６１−３７３
頁にある。
特に金、及び他の貴金属や銀及び銅を使用する加酸型メ
タライゼーションはアルミ・メタライゼーションに比し
て、低抵抗のＩＣ接続を行う点で種々の長所を有する。
これら金属の大半は集積回路に容易に電着可能である。
パラジウム及び白金を除き、これらはすべてシート抵抗
が低く、即ちドープしたアルミニウム以下である。貴金
属はすべて耐腐食性及び耐酸化性に優れている。これら
金属はアルミニウムより這かに高価であるが、極めて小
さいＩＣでは、高い材料費はアルミ・メタライゼーショ
ン回路の小型化に伴う困難性、潜在的に優れた動作特性
、及び電気移動（エレクトロミグレーション）に伴う故
障の可能性低減により相殺可能である。また、アルミニ
ウムは露出表面が容易に酸化し、これが多層メタライゼ
ーション層回路の歩留りを低下する要因となる。
金メタライゼーション技法の例及び効果については、５
ｏｌｉｄ　５ｔａｔｅ　Ｔｅｃｈｎｏｌｏｇｙ　　１９
８３年１２月号第１３７−１４１頁の「２層金ＩＣメタ
ライゼーション用プロセス」中にり、Ｓｕｍｍｅｒｓに
より解説されている。
この記事中で、著書は種々の問題を提起している。
その１つはメタライゼーションの側壁を十分な誘電体で
覆うことである。加酸プロセスでは、金属の側壁は僅か
に負、即ちオーバーハング（張り出し）状テーパとなっ
ており、これは正のテーパとなる前述したＶＬＳＩ　Ｔ
ｅｃｈｎｏｌｏｇｙの第３６３頁の第１２図に例示する
減成メタライゼーション・プロセスと好対照をなすもの
である。メタライゼーションのスペースが減少し壁面の
角度が急になればなる程、側壁を視線（ｌｉｎｅ−ｏｆ
−８ｉｇｈｔ　）被着技法で覆うのは、頂面を覆う場合
に比して著しく減少する。
金属の側壁を誘電体材料で十分に覆うことができないと
、欠陥又はカスプ（ｃｕｓｐ＝尖点）が誘電体からメタ
ライゼーションのベースに達する。その結果、Ｄ、Ｓｕ
ｍｍｅｒｓが第１３９〜１４０頁で説明するとおり、異
常な漏洩電流が生じることとなる。
Ｄ、Ｓｕｍｍｅｒｓの手法で作ったデバイスをアニール
すると前述した問題は一層悪化することが判明した。ア
ニーリング温度がその金属の融点に近づくと、メタライ
ゼーション構体は軟化して徐々に変形する。加酸メタラ
イゼーション工程では、この変形により金属の側壁が焼
き上げたパンのように外側に出っ張り（プレソドローフ
ィング）カスプ欠陥を増加する。２０Ｏｎｍものプレッ
ドローフィングが観測された。この変形は、例えば金、
銀、銅の如き低融点金属では、比較的低アニーリング温
度でも起こる。また、変形はアルミニウム・メタライゼ
ーションでも起こるが、最初正のテーパであれば問題の
程度は軽い。しかし、金の如く耐食性金属は正のテーパ
を生じる減成メタライゼーション工程になじみ難い。Ｓ
ｕｍｍｅｒｓはこれ以外にいくつかの漏洩低減技法を提
示しているが、いずれもこの問題（ブレンドローフィン
グ）を扱っていない。
そこで、満足し得る加酸メタライゼーション工程、特に
超小形且つ高密度ＩＣの金メタライゼーションに好適で
ある加酸メタライゼーション工程のニードが存する。
〔発明の目的〕
本発明の目的は、加酸メタライゼーション工程を改良す
ることである。
本発明の他の目的は、ＩＣメタライゼーシロン用に金、
銀及び銅の如く低融点且つ高導電性金属を使用し得るよ
うにすることである。
本発明の更に他の目的は、前述したカスブを最小にする
ことである。本発明の別の目的は、金等の低融点貴金属
を使用する際のＩＣメタライゼーションでブレッドロー
フィングを最小にすることである。
本発明の付加的な目的は多重メタライゼーション層回路
に耐腐食性且つ耐酸化メタライゼーション接点を提供す
ることである。
〔発明の概要〕
本発明は金、銀、銅の如き高導電性の第１金属を用いて
ＩＣのトランジスタやその他のコンポーネントを相互接
続するものである。斯る金属はＴ／ＴＭ特性が高いこと
を特徴とする（ここで、Ｔは回路のアニーリング温度で
あり、ＴＭは金属の融点であって、アニーリング中に変
形しようとする）。そこで、第１金属上に第２導電性金
属の薄く且つ硬いキャンプを作ってブレッドローフィン
グを実質的に排除する。ここで硬い（ステイブ）とは、
第２金属のヤング率が第１金属のヤング率より高いこと
を意味する。その結果、第２金属はアニーリング温度で
その形状を維持するよう、第２金属のＴ／ＴＭ比は第１
金属のそれより十分低く選択される。
第１金属は好ましくは金の如き耐腐食性金属であるが、
必ずしもそれを要件とせず銀や銅であってもよい。いず
れの場合でも、導電性金属キャップとしては耐酸化且つ
耐腐食性金属キャップを使用するのが好ましい。耐酸化
及び腐食性キャンプは銀又は鋼上に、これらが酸化又は
腐食する前に設けて第２メタライゼーション層に対して
低インピーダンスの接触面を形成する。この第２金属は
第１金属はどに良導電性であることを必要としないが、
良導電性でない場合には第１金属より十分に薄い層状に
被着すべきである。これにより、加酸蒸着又は電着技法
で、第１及び第２メタライゼーション層間のコンタクト
に腐食や酸化を生じ歩留りを低下することなく、第１金
属として腐食性金属を使用することが可能になる。また
、第１及び第２金属は、通常のアニール温度では低いが
両金属層間の粘着力を保証するに足る相互拡散性を有す
るべきである。
好適実施例では、メタライゼーションの周端厚をなす第
１金属は金である。金はシート抵抗が低く且つ耐腐食性
が優れている。第２金属、即ちキャップは好ましくはロ
ジウムの薄層であるのが好ましく、これも耐腐食性であ
り金よりＴ／ＴＭが非常に低く且つ金より遥かに硬い。
ロジウムはシート抵抗が金やアルミニウム元素よりは高
いけれども、ドープしたアルミニウムに匹敵する。
〔実施例〕
添付図を参照して本発明の好適実施例を説明する。第１
図は本発明によるメタライゼーションの準備工程を示し
、一連の工程により実質的にり。
Ｓｕｍｍｅｒｓの「２層金ＩＣメタライゼーション用プ
ロセス」の記事中に説明する方法で第１メタライゼーシ
ョン層相互接続パターンを得る。シリコン基板（１０）
には、その表面（１４）上に初期二酸化硅素（５ｔ０２
）層（１２）がある。この酸化物層（１２）は好ましく
は厚さ７００ｎｍであり、マスキング及びエツチングに
よりコンタクト用開口（１６）。
（１８）を形成して基本表面（１４）を露出する。その
後、厚さ　１２５ｎｍのチタニウムタングステン（Ｔｉ
Ｗ　）の第１層（２０）を被着し、更に厚さ２０ｎｍの
純粋なパラジウムの第２層（２２）を被着する。これら
両層（２０）　、　　（２２）はウェハ上に順次スパッ
タリングにより被着する。開口（１６）　、　　（１Ｂ
）内の露出基板表面を含め、表面全体を略一様にカバー
する為にバイアス・スパッタリング又はイオンブレーテ
ィング技法が使用される。層（２０）　、　　（２２）
は金がシリコン基板内に拡散するのを阻止するバリア（
障壁）となり、且つ後述する電着ステップで使用される
電気回路の戻り路をなす。第１図の工程の最後に、正（
陽）のフォトレジスト（２４）を、開口（１６）　、　
　（１８）を含む領域を露出して形成する。そこで、ウ
ェハは本発明によるメタライゼーションの準備が完了す
る。
次に、第２図を参照して説明する。第１メタライゼーシ
ョン層は金層（２６）　、次いでロジウム層（２８）を
フォトレジスト（２４）の開口内の露出部のパラジウム
層（２２）上に順次電着することにより加酸被着する。
ウェハを最初に金のバスに入れて電解メッキにより両開
口（１６）、（１８）を埋め、更にフォトレジスト（２
４）の開口を殆ど覆って金のメタライゼーション層（２
２）を形成する。各ウェハは多数のウェハホルダ（図示
せず）の凹部内に配置して、バリア金属層と電気的接触
をも行うバネク、リップで固定する。金のバス溶融体は
１リットル当りの９グラムのカリウム金シアン化物（ボ
タジウムゴールドシアナイド）を含み、ｐＨ値が中正（
ｐ）ｌ＝　７　）になるようバッファされている。
各ウェハに別の電源（図示せず）を用い、２　ｍＡ／ｄ
の電流密度を維持して１分当たり約１１００ｎのメツキ
速度を得る。２．２１μΩ−ｃｍの固有抵抗を有する金
は、この工程で約８００ｎｍの深さに被着され、導体の
バルクとなる。
次に、（固有抵抗４．７８μΩ−ｃｍの）ロジウム層を
６０ｎＩ１１の厚さに金メクライゼーションの露出した
上面に電着する。ウェハを１リッタ当り１０グラムの硫
酸ロジウム（ＲｈＳ０４＞を含むロジウムバスに送る。
このバスは強酸性（ｐＨ＝　１．０　）である。好まし
くは２ｍＡ／ｃｒｌの電流密度で１分間に約１０Ｏｒ＋
ｍのメッキ速度を得る。もし第１金属が金でなく銅又は
銀であれば、第１金属表面に酸化や腐食が起こる前に直
ちにウェハを第２バスに送る必要がある。
次に、第３図を参照すると、第２金属被着工程に続いて
、レジストＮ（２４）を除去し、バリヤ金属層（２０）
　、　　（２２）を金−ロジウム金属層の側壁（３０）
までエツチングする。金メタライゼーション層（２６）
の下部のバリア層をエツチングしないように注意するこ
と。パラジウム層（２２）はウェット（湿式）エツチン
グによらず、スパッタエソチングして金の除去とロジウ
ムのアンダーカットを防止する。Ｔｉ一層（２０）は濃
度３０％の■２０２中でエツチングする。
更に第３図の説明を続けると、回路を４００℃で９０分
間アニーリングして歪を除く。このアニーリング中、金
メタライゼーシジン（２６）は軟化する。
ロジウム層（２８）がないと、この軟化により金層が徐
々に変形して第３図中破線（３２）で示す如く２０Ｏｎ
Ｉ１１も側壁（３０）にブレンドローフィングが生じる
こととなる。　４００℃で金の温度比Ｔ／ＴＭ　＝０．
５０で銅の場合と同じであり、銀の場合は０．５５であ
る。アニーリング温度で、ロジウム層は金よりも高い融
点とヤング率を有するので、実質的に調性である。ロジ
ウムのＴ／ＴＭ＝０．３０である。ロジウム層の調性率
が大きいので、金メタライゼーシ日ン層の最初の形状を
維持しようとし、その結果、側壁（３０）は殆ど最初の
形状を保持する。
４００℃で金とロジウムの相互拡散は少ないが、金がロ
ジウム内に約２．Ｏｎｍ拡散し、且つロジウムは金層中
に殆んど拡散しないが、十分な被着力を有する。金層の
導電度は４００℃〜４５０℃のアニーリングによる拡散
により殆ど影響を受けない。
白金と他の白金属の金属の殆どはロジウムと同様の構造
上及び耐酸化及び腐食特性を有する。しかし、他のもの
の中には別の理由でキャップ金属としては余り好ましく
ない。オスミウムは毒性が強く、イリジウムとルテニウ
ムの電気メツキ方法は現時点では存在せず、またパラジ
ウムは金層に容易に拡散し過ぎる。ロジウムと白金（Ｔ
　／　Ｔ　Ｍ＝０．３３、固有抵抗−１０，４２μΩ−
ｃｎ＋）はキャップ金属としては好位置にリストされる
。
第４図を参照する。次の工程は眉間誘電体を被着形成す
ることであり、第２メタライゼーシヨンの準備である。
これは第１メタライゼーション層（２６）　、　　（２
Ｂ）　、側壁（３０）及び誘電体層（１２）上に７００
ｎｍの二酸化シリコン層（３４）を被着して行う。この
中間誘電体層の種々の例は、前述したり、Ｓｕｍｍｅｒ
ｓの記事中に解説されている。
５ｔ０２層（３４）の形成後、この誘電体をフォトレジ
スト（図示せず）でマスクし、所定パターンＺ としエツチングして第２メタライゼーション層の金属線
（３６）　、　　（３８）を第１メタライゼーション層
に電気的に接続する為のメタライゼーション用バイアス
（４０）を形成する。次に、最後に述べたフォトレジス
トを除去し、第２組のバリア用金属層（４２）　　（Ｔ
ｉｅ）及び（４４）　　（Ｐｄ）を中間誘電体層上とバ
イアス（４０）内に形成する。バリア金属層の被着方法
と厚さについては層（２０）　、　　（２２）と同じで
よい。別のフォトレジストＭ（図示せず）を被着し、第
１図の場合と略同様にパターン化して、バイアス（４０
）の開口を作り、次に金属線（３６）及び（３８）を形
成する第２メタライゼーシヨン用の別の領域を定める。
次に、金メタライゼーション（４６）を金層（２６）と
同様方法でフォトレジストの開口を介してバリア層（４
２）　、　　（４４）の露出領域上に電着する。その後
、フォトレジストを除去し、バリア層（４２）　、　　
（４４）の露出部をエツチングして第４図に示す最終構
成を得る。
付加メタライゼーション層を形成する場合には、別のア
ニーリング工程を用いてロジウム製キャソプを第１層の
場合と同様に第２メタライゼーシヨンに被着する。さも
なければ、最後のメタライゼーション層はロジウムキャ
ンプとせず、金線がメタライゼーション・ライン（３６
）　、　　（３８）に導電的に接続されている接触バッ
ト（図示せず）に容易にボンディングできるようにする
。
眉間誘電体の主な作用は第１及び第２メタライゼーショ
ン間に良好な電気絶縁を行うことである。
前述のり、　Ｓｕｍｍｅｒｓの解説する従来技術では、
第１及び第２メタライゼーション間に電流漏洩が検出さ
れた。この漏洩は、バリア金属がアンダーカントとなっ
た際に、第１の金メタライゼーション下部の空隙を誘電
体で完全に充填できないためである。上述したとおり、
Ｄ、　Ｓｕｍｍｅｒｓが提案する漏洩低減策を講じた後
でも漏洩は残っているが、上述したプロセスによると大
幅に減少することが判明した。特に、第４図を参照して
、このプロセスによると、側壁（３０）はアニーリング
を通してほぼ被着した最初の状態を保持し、破線（３２
）で示すブレンドローフィングを生じない。従って、メ
タライゼーションパターンの総合寸法を変更することな
（第１及び第２メタライゼーション材料間の所定のマス
クスペースを最大に維持する。更に、ブレッドローフィ
ングを最小にすることにより、誘電体被着ステップでジ
ェオメトリのシャドウを減少する。ブレンドローフィン
グが発生する場合に比して、第１バリア層のエツジ近傍
の側壁（３０）に沿う隅部（４８）及び（５０）で良好
な誘電体の充填が得られる。その結果、第１及び第２メ
タライゼーシコン層間で導通又は漏洩が起こる空洞又は
カスプの形成を最小にする。
以上、本発明を好適実施例に基づき説明したが、本発明
は斯る実施例のみに限定されるべきではない。本発明の
要旨を通説することなく種々の変形変更が可能であるこ
と当業者には容易に理解できよう。
〔発明の効果〕
上述の説明から理解される如く、本発明のメタライゼー
ションによると、金の如き良導電性の低融点の第１金属
層の表面にロジウムの如き高融点且つアニーリング温度
で金より十分高い調性率を有する第２金属層をキャンプ
する。その結果、アニーリング温度でこれら金属層の側
壁部にブレッドローフィングが生じることがないので、
パターン化した金属層のジェオメトリの変化がなく、そ
の後の中間誘電体層が正しく形成でき、完全な絶縁が可
能であり、漏洩電流を最小にするＩＣ用相互接続が可能
である。
【図面の簡単な説明】
第１図乃至第４図は本発明による集積回路の順次の構造
工程例を示す断面図であり、第１図はメタライゼーショ
ンの準備段階、第２図は第１図の２段階、第３図はマス
ク除去及びバリア金属エツチング段階、第４図は第２メ
タライゼーション層を得る為の中間誘電体層、マスクキ
ング及びメタライゼーション段階を示す。 （１０）は半導体基板、（１２）　、　　（３４）は誘
電体層、（１６）　、　　（１８）は開口、（２０）　
、　　（２２）はバリア金属層、（２４）はフォトレジ
ストマスク層、（２６）　、　　（２８）はメタライゼ
ーション層、（３０）はメタライゼーション側壁、（３
６）　、　　（３Ｂ）は接続金属線、（４２）　、　　
（４４）はバリア金属層である。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板表面に第１バリア金属層を介して形成し
    た所望パターンのメタライゼーション層と、該メタライ
    ゼーション層上に形成誘電体層と、該誘電体層の上記メ
    タライゼーシヨン層との対応位置に選択的に形成した開
    口と、該開口内及び上記誘電体層上に形成した第２バリ
    ア金属層と、該第２バリア金属層上に形成した接続金属
    線とを具え、上記メタライゼーション層は良導電性の第
    １金属とそれを覆いアニーリング温度で上記金属より高
    鋼性率の第２金属の２層構造にすることを特徴とする集
    積回路。 ２、上記第１金属として金、銀又は銅を用い、上記第２
    金属としてロジウム又は白金を使用することを特徴とす
    る特許請求の範囲第１項の集積回路。
JP61284083A 1985-12-02 1986-11-28 集積回路 Pending JPS62133738A (ja)

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US803703 1985-12-02
US06/803,703 US4687552A (en) 1985-12-02 1985-12-02 Rhodium capped gold IC metallization

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