JPS61150350A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS61150350A JPS61150350A JP59278014A JP27801484A JPS61150350A JP S61150350 A JPS61150350 A JP S61150350A JP 59278014 A JP59278014 A JP 59278014A JP 27801484 A JP27801484 A JP 27801484A JP S61150350 A JPS61150350 A JP S61150350A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関し、特に金を
用いた高信頼度配線及びその製造方法に関する。
用いた高信頼度配線及びその製造方法に関する。
従来、半導体装置の配線材料として金を用いる場合、密
着性及び拡散バリアとしてチタン−白金−金の三層構造
が一般的で、この構造に関してはす畳ベルｅシステムｅ
テクニカルージャーナル（’ｌ：ｈｅ Ｂｅ１ｌ
８ｙｓｔｅｍ Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒｎａｌ
）Ｖｏｌ、 ＸＬＶｅＦｅｉ＞ｒｕａｒｙ １９６６
Ｐ２３３ に詳しく魚介されている。
着性及び拡散バリアとしてチタン−白金−金の三層構造
が一般的で、この構造に関してはす畳ベルｅシステムｅ
テクニカルージャーナル（’ｌ：ｈｅ Ｂｅ１ｌ
８ｙｓｔｅｍ Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒｎａｌ
）Ｖｏｌ、 ＸＬＶｅＦｅｉ＞ｒｕａｒｙ １９６６
Ｐ２３３ に詳しく魚介されている。
前記３層膜を配線層にパターン形成する方法、特に敵側
配線層を形成する一般的な方法を第３図（５）、（Ｂ）
を参照して説明する。
配線層を形成する一般的な方法を第３図（５）、（Ｂ）
を参照して説明する。
先ず、配線層を形成すべき半導体基板１０１を被覆する
電気絶縁膜１０２上にチタン１０３及び白金１０４を被
着した後、ホトレジスト等のマスク材で配線領域を除き
前記白金１０４を覆う。欠いて金１０５を電解メッキで
露出部分を被着する。
電気絶縁膜１０２上にチタン１０３及び白金１０４を被
着した後、ホトレジスト等のマスク材で配線領域を除き
前記白金１０４を覆う。欠いて金１０５を電解メッキで
露出部分を被着する。
次に、第３図β）に示すように、配線領域を除く白金１
０４及びチタン１０３をイオンエツチング法などを用い
て除去し、絶縁膜１０２上にチタン１０３、白金１０４
．金１０５の三層構造の配線が完成する。こ＼でイオン
エツチング法を用いるのは、白金のエツチングが他の方
法では困難であることによる。
０４及びチタン１０３をイオンエツチング法などを用い
て除去し、絶縁膜１０２上にチタン１０３、白金１０４
．金１０５の三層構造の配線が完成する。こ＼でイオン
エツチング法を用いるのは、白金のエツチングが他の方
法では困難であることによる。
しかし上述した白金１０４．チタン１０３のイオンエツ
チング法でのチタン、白金のエツチング速度を金のそれ
と比較するとチタン／金は詔よそ０．１．白金／金は０
゜５であり、チタン及び白金の方が金に比べてエツチン
グ速度は遅い。例えば前記チタン１０３及び白金１０４
の膜厚を各々５０（ＩＡ、１００ＯＡとすると第３図（
Ｂ）の配線領域の金１０５の膜厚は、第３図囚の被着時
のそれに比べておよそ７０００Ａ ４（なる。従ってこ
の膜厚の減少分７０００＾を見込んで金１０５は厚く被
着しておく必要があり、これが、この方法における金配
線の微細化への障害の一つとなっている。
チング法でのチタン、白金のエツチング速度を金のそれ
と比較するとチタン／金は詔よそ０．１．白金／金は０
゜５であり、チタン及び白金の方が金に比べてエツチン
グ速度は遅い。例えば前記チタン１０３及び白金１０４
の膜厚を各々５０（ＩＡ、１００ＯＡとすると第３図（
Ｂ）の配線領域の金１０５の膜厚は、第３図囚の被着時
のそれに比べておよそ７０００Ａ ４（なる。従ってこ
の膜厚の減少分７０００＾を見込んで金１０５は厚く被
着しておく必要があり、これが、この方法における金配
線の微細化への障害の一つとなっている。
更に、金配線を形成すべき半導体基板表面は、実際には
、拡散、酸化１選択エツチングなどの処理を経ているた
め、一般に第４図囚に示す段差１０６が生じている。こ
のような段差を被覆する薄膜をイオンエツチングした場
合、この段差部分には被エツチング薄膜の残渣１０７が
生じる。
、拡散、酸化１選択エツチングなどの処理を経ているた
め、一般に第４図囚に示す段差１０６が生じている。こ
のような段差を被覆する薄膜をイオンエツチングした場
合、この段差部分には被エツチング薄膜の残渣１０７が
生じる。
これは、イオンエツチングのエツチング速度番こ入射角
度依存性があることと、スパッタリングによる再付着が
あるためであシ、避は得ない現象である。この現象に関
してはジャーナル・オブ・バキユーム・サイエンス・ア
ンド・チクノロシイ（Ｊ□ｕｒｎ３１ ｏｆ Ｖａ
ｃｃｕｕｍ ５ｃｉｅｎｃｅ ａｎｄＴｅｃｈｎｏｌ
ｏｇｙ）、Ｖｏｌ、 １６＊Ｎｇ、２ Ｍａｒ＋／
Ａｐｒ、１９７９Ｐ１６４に説明されている。
度依存性があることと、スパッタリングによる再付着が
あるためであシ、避は得ない現象である。この現象に関
してはジャーナル・オブ・バキユーム・サイエンス・ア
ンド・チクノロシイ（Ｊ□ｕｒｎ３１ ｏｆ Ｖａ
ｃｃｕｕｍ ５ｃｉｅｎｃｅ ａｎｄＴｅｃｈｎｏｌ
ｏｇｙ）、Ｖｏｌ、 １６＊Ｎｇ、２ Ｍａｒ＋／
Ａｐｒ、１９７９Ｐ１６４に説明されている。
従って、ｓ４図（匂に示すように、段差部分を横切り隣
り合って配置されている食間ｆｊ！１０５ａと１０５ｂ
は残渣１０７Ｃにより短絡し、所望の回路動作をしない
ことになる。
り合って配置されている食間ｆｊ！１０５ａと１０５ｂ
は残渣１０７Ｃにより短絡し、所望の回路動作をしない
ことになる。
以上のように従来の方法では、微細化に対する欠点及び
金属残渣による短絡故障の大きな欠点を有している。
金属残渣による短絡故障の大きな欠点を有している。
本発明は、上記した欠点を除去し、安定した回路動作と
微細化に適した金配線を有する半導体装置及びその製造
方法を提供することを目的とする。
微細化に適した金配線を有する半導体装置及びその製造
方法を提供することを目的とする。
本発明の第１の発明の半導体装置は、半導体基板の一主
面に回路素子と配線層とを有する半導体装置において、
少なくとも一層の配線層が遷移金属の窒化物と金とから
なることにより構成される。
面に回路素子と配線層とを有する半導体装置において、
少なくとも一層の配線層が遷移金属の窒化物と金とから
なることにより構成される。
また、本発明の第２の発明の半導体装置の製造方法は、
半導体基板の一主面に回路素子と配線層を有する半導体
装置の製造方法において、遷移金属の窒化物と第１の鍍
金性金属膜を被着する工程と、該第１の鍍金性金属膜上
に第２の鍍金性金属膜を選択的に被着する工程と、該第
２の鍍金性金属膜が被着された領域を除く前記第１の鍍
金性金属膜及び遷移金属の窒化物とをエツチング除去す
る工程とを含み前記配線層の少なくとも一ノーを形成す
ることにより構成される。
半導体基板の一主面に回路素子と配線層を有する半導体
装置の製造方法において、遷移金属の窒化物と第１の鍍
金性金属膜を被着する工程と、該第１の鍍金性金属膜上
に第２の鍍金性金属膜を選択的に被着する工程と、該第
２の鍍金性金属膜が被着された領域を除く前記第１の鍍
金性金属膜及び遷移金属の窒化物とをエツチング除去す
る工程とを含み前記配線層の少なくとも一ノーを形成す
ることにより構成される。
矢に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図囚、 （Ｅ９ 、０は本発明の一実施例を説明す
るために工程順に示した断面図である。本実施例では半
導体としてシリコン、遷移金属としてチタンを例として
説明する。
るために工程順に示した断面図である。本実施例では半
導体としてシリコン、遷移金属としてチタンを例として
説明する。
先ず、第１図囚に示すように、従来公知の拡散。
酸化９選択エツチング或はイオン注入などを用いてシリ
コン基板３０１には所望の素子（図示せず）が形成され
て刺シ、前記シリコン基板３０１０表面は、開孔３０２
を除きシリコン酸化膜３０３で被覆されている。開孔３
０２内にはオーム接触のため白金シリサイド３０４が形
成されている。次にシリコン酸化膜３０３を含むシリコ
ン基板３０１上に窒化チタン３０５及び金３０６を同一
真空装置内で連続して被着する。窒化チタン３０５の膜
厚はおよそ５００〜３０００Ｘが好適である。また金３
０６の膜厚はｚｏｏＡ以上あれば良く実用上は５００Ｘ
が好適である。
コン基板３０１には所望の素子（図示せず）が形成され
て刺シ、前記シリコン基板３０１０表面は、開孔３０２
を除きシリコン酸化膜３０３で被覆されている。開孔３
０２内にはオーム接触のため白金シリサイド３０４が形
成されている。次にシリコン酸化膜３０３を含むシリコ
ン基板３０１上に窒化チタン３０５及び金３０６を同一
真空装置内で連続して被着する。窒化チタン３０５の膜
厚はおよそ５００〜３０００Ｘが好適である。また金３
０６の膜厚はｚｏｏＡ以上あれば良く実用上は５００Ｘ
が好適である。
次に、第１図（Ｂ）に示すように、金３０６上に通常の
ホトレジスト工程と電解メッキ工程とを施し、配線領域
に金３０７ｙｋ被着する。金３０７の膜厚は０．３〜２
．０ミクロンが一般的であるが、実用上１．０ミクロン
が適当である。
ホトレジスト工程と電解メッキ工程とを施し、配線領域
に金３０７ｙｋ被着する。金３０７の膜厚は０．３〜２
．０ミクロンが一般的であるが、実用上１．０ミクロン
が適当である。
次に、第１図（Ｑに示すように、金３０６及び３０７を
含むシリコン基板３０１を王水処理し、配線領域を除く
金３０６を除去する。この時配線領域の金３０７もエツ
チングされるが、その量は金３０６と同じ５ｏｏｔであ
シ、実用上問題はない。次に窒化チタン３０５の露出部
をＥＤＴＡ（ｅｔｈｙｌｅｎｅ−ｄｉａｍｉｎｅｔｅｔ
ｒａｃｅｔｉｃ ａｃｉｄ） と過酸化水素との混
合液でエツチング除去する。この時配線領域の金３０６
はエツチングされない。
含むシリコン基板３０１を王水処理し、配線領域を除く
金３０６を除去する。この時配線領域の金３０７もエツ
チングされるが、その量は金３０６と同じ５ｏｏｔであ
シ、実用上問題はない。次に窒化チタン３０５の露出部
をＥＤＴＡ（ｅｔｈｙｌｅｎｅ−ｄｉａｍｉｎｅｔｅｔ
ｒａｃｅｔｉｃ ａｃｉｄ） と過酸化水素との混
合液でエツチング除去する。この時配線領域の金３０６
はエツチングされない。
こうして、窒化チタン−金からなる配線層が形成される
。技術的には、従来接着材料としてのチタンとバリア材
料としての白金とを接着性及びバリア性に優れる窒化チ
タンの単一膜とし、工程の簡略化を計９、史に白金を夏
用しないことで、エツチング速度の遅い白金エツチング
による配線領域の金展厚の減小を大幅に軽減した。また
窒化チタンのエツチングには上記実施例の外ハロゲン化
合物例えば四塩化炭素を含むガスを用いた反応性イオン
エツチングを用いても良く、エツチング方法も種々選択
が可能となった。しかもこのようなエツチング方法では
シリコン基板表面の段差部分にも窒化チタンの残渣が晃
生せず、従って残ｉ＃こよる配線間の短絡故障がない。
。技術的には、従来接着材料としてのチタンとバリア材
料としての白金とを接着性及びバリア性に優れる窒化チ
タンの単一膜とし、工程の簡略化を計９、史に白金を夏
用しないことで、エツチング速度の遅い白金エツチング
による配線領域の金展厚の減小を大幅に軽減した。また
窒化チタンのエツチングには上記実施例の外ハロゲン化
合物例えば四塩化炭素を含むガスを用いた反応性イオン
エツチングを用いても良く、エツチング方法も種々選択
が可能となった。しかもこのようなエツチング方法では
シリコン基板表面の段差部分にも窒化チタンの残渣が晃
生せず、従って残ｉ＃こよる配線間の短絡故障がない。
第２図は本発明の＃Ｉ２の実施例を説明するための断面
図である。本実施例は２層配線構造を有る半導体装置の
例である。第２図に；Ｈいて、第１配線３０８は全以外
の金属例えばアルミニウム或はアルミニウムを含む合金
を選択エツチングで形成し、層間絶縁膜３０９を被着し
た後、層間絶縁膜３０９に層間接続開孔３１０を設け、
次に前述したＭｌの実施例と同一方法にて窒化チタン３
１１と金３１２カ）らなる第２配線を形成した例である
。
図である。本実施例は２層配線構造を有る半導体装置の
例である。第２図に；Ｈいて、第１配線３０８は全以外
の金属例えばアルミニウム或はアルミニウムを含む合金
を選択エツチングで形成し、層間絶縁膜３０９を被着し
た後、層間絶縁膜３０９に層間接続開孔３１０を設け、
次に前述したＭｌの実施例と同一方法にて窒化チタン３
１１と金３１２カ）らなる第２配線を形成した例である
。
この場合第１配線３０８のアルミニウム或いはアルミニ
ウムを含む合金と、層間接続用の開孔３１０で接続する
窒化チタン３１１とはオーム注接触となる。
ウムを含む合金と、層間接続用の開孔３１０で接続する
窒化チタン３１１とはオーム注接触となる。
以上の実施例では、遷移金属としてチタンを例としたが
、その他、タングステン、モリブデン、クロム・タンタ
ルなどを用いても良い。
、その他、タングステン、モリブデン、クロム・タンタ
ルなどを用いても良い。
以上説明したとおシ、本発明によれば、遷移金属の窒化
物と鍍金性金属膜とからなる配線を高いパターン精度で
得られる。本発明の大きな効果は、微細でしかも高い信
頼性の配線層を有する半導体装置が得られることである
。
物と鍍金性金属膜とからなる配線を高いパターン精度で
得られる。本発明の大きな効果は、微細でしかも高い信
頼性の配線層を有する半導体装置が得られることである
。
第１図（８）〜（Ｑは本発明の一実施例を説明するため
に工程順に示した断面図である。第２図は本発明の第２
の実施例の断面図、第３図囚、旧）は従来の半導体装置
及びその製造方法を説明するための工程順に示した断面
図、第４図囚、（［９は従来の半導体装置の断面図及び
平面図である。 １０１．３０１・・・・・・半導体基板、３０２，３１
０・・−・・・開孔、１０２，３０３，３０９・・・・
・・電気絶縁膜、１０３・・・ □・・・チタン
、１０４ ・−・−白金、１０５，３０６，３０７゜３
１２・・・・・・金、１０６・・・・・・段差、３０７
ａ、３０７ｂ・・・・・・金配線、１０７ａ、１０７ｂ
、１０７Ｃ・・・・・・金属残渣、３０４・・・・・・
白金シリサイド、３０５，３１１・・−・・・窒化チタ
ン、３０８・・・・・・アルミニウム。 く 電Ｑ
Ｑ３／ρ闇コＬ 茅 ２ 菌 第３ 図 第４ 図
に工程順に示した断面図である。第２図は本発明の第２
の実施例の断面図、第３図囚、旧）は従来の半導体装置
及びその製造方法を説明するための工程順に示した断面
図、第４図囚、（［９は従来の半導体装置の断面図及び
平面図である。 １０１．３０１・・・・・・半導体基板、３０２，３１
０・・−・・・開孔、１０２，３０３，３０９・・・・
・・電気絶縁膜、１０３・・・ □・・・チタン
、１０４ ・−・−白金、１０５，３０６，３０７゜３
１２・・・・・・金、１０６・・・・・・段差、３０７
ａ、３０７ｂ・・・・・・金配線、１０７ａ、１０７ｂ
、１０７Ｃ・・・・・・金属残渣、３０４・・・・・・
白金シリサイド、３０５，３１１・・−・・・窒化チタ
ン、３０８・・・・・・アルミニウム。 く 電Ｑ
Ｑ３／ρ闇コＬ 茅 ２ 菌 第３ 図 第４ 図
Claims (3)
- （１）半導体基板の一主面に回路素子と配線層とを有す
る半導体装置において、少なくとも一層の配線層が遷移
金属の窒化物と金とからなることを特徴とする半導体装
置。 - （２）半導体基板の一主面に回路素子と配線層を有する
半導体装置の製造方法において、遷移金属の窒化物と第
１の鍍金性金属膜を被層する工程と、該第１の鍍金性金
属膜上に第２の鍍金性金属膜を選択的に被着する工程と
、該第２の鍍金性金属膜が被着された領域を除く前記第
１の鍍金性金属膜及び遷移金属の窒化物とをエッチング
除去する工程とを含み前記配線層の少なくと１層を形成
することを特徴とする半導体装置の製造方法。 - （３）第１及び第２の鍍金性金属膜が金である特許請求
の範囲第（２）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278014A JPH0682669B2 (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278014A JPH0682669B2 (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150350A true JPS61150350A (ja) | 1986-07-09 |
| JPH0682669B2 JPH0682669B2 (ja) | 1994-10-19 |
Family
ID=17591432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278014A Expired - Lifetime JPH0682669B2 (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682669B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02341A (ja) * | 1987-02-02 | 1990-01-05 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492873A (ja) * | 1972-04-22 | 1974-01-11 | ||
| JPS50120568A (ja) * | 1974-03-06 | 1975-09-20 |
-
1984
- 1984-12-25 JP JP59278014A patent/JPH0682669B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492873A (ja) * | 1972-04-22 | 1974-01-11 | ||
| JPS50120568A (ja) * | 1974-03-06 | 1975-09-20 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02341A (ja) * | 1987-02-02 | 1990-01-05 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682669B2 (ja) | 1994-10-19 |
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