JPS60103668A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS60103668A
JPS60103668A JP21116783A JP21116783A JPS60103668A JP S60103668 A JPS60103668 A JP S60103668A JP 21116783 A JP21116783 A JP 21116783A JP 21116783 A JP21116783 A JP 21116783A JP S60103668 A JPS60103668 A JP S60103668A
Authority
JP
Japan
Prior art keywords
layer
tin
electrode
aluminum
photo resist
Prior art date
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Pending
Application number
JP21116783A
Other languages
English (en)
Inventor
Hiroshi Tsuda
津田 博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP21116783A priority Critical patent/JPS60103668A/ja
Publication of JPS60103668A publication Critical patent/JPS60103668A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の技術分野) 本発明は半導体装置に関し、特に下地電極にTi−Pi
−Au電極を有jる半導体装置の多層配線に関するもの
である。
 1− (従来技術) 従来、全電極の多層配線については、 Ti−Pt−A
u/Ti−Pt−4uという構造が既知である。第1層
のTt−pt−Au構造については、高信頼化。
高周波化の為に必須の電極であハその形成方法につ騒て
も既知である。しがし、2層配線となると、前記Ti−
Pt−Au/TムーPt−Au 電極についてはいくつ
かの問題がある。その1つは、第2層目のTi−Pt−
Au電極形成が困難であハ製造歩留が大幅に低下するこ
とである。他の1つは、Au−Ti が反応して接触抵
抗が変化することである。
これは、第2層目にAJを用いた時も同様であハAu−
Al反応によル信頼度が低下する。
(発明の目的) 本発明の目的は、製造歩留りが高く、また信頼性の高い
配線構造を有する半導体装置全提供することにある。
(発明の構成) 不発明は、金属の上に金属の窒化膜が形成され、その上
にアルミニウム層が形成されたことを特徴とする。
(実施例) 以下、図面に従って本発明の詳細な説明する。
第1図は不発明の一実施例全製造工程順に示したもので
ある。第1図(a)はシリコン基板1にベース拡散層3
.エミッタ拡散層4を形成し、シリコン酸化膜2上にT
l−Pt−Au層5及びTIN層6全順次形成し次状態
を示す、 Tl−Pt−Auの各膜厚は1例えばTi層
1000〜2000A、Pt層1000〜2000λ、
Au層3000〜6000λであ、ill、 ’rlN
層は500〜1ooo7Vの厚さである。
この後、第1図(b)に示すように7オトレジスト7v
i−マスクにして、Arイオンを用いたイオンミリング
法にてTiN、 Au、 Pt、 Ti f順次エツチ
ングし、Ti−Pt−4u−TiN電極全形成スル。
その後、第2層と第1層との絶縁を得る為、第1図(C
)に示すようにシリコン酸化膜或はシリコン窒化膜層8
を5000〜100OOA程度形成する。
この後、第1層電極と第2層電極の電気的接触を得る為
、第1図(d)に示すように7オトレジスト9全マスク
にして絶縁膜8に開口部10を形成する。
コノ後、フォトレジづト9を除去してアルミニウム層葡
スパッタ法等により付着した後、既知の写真食刻たより
アルミニウム電極パターン11全形成した状態を第1図
(e)に示す。
こうして形成した2層電極は、第2層電極にアルミニウ
ム11を用いている為電極形成が非常に容易であり、高
い製造歩留が得られる。また、第1層のAuと第2層の
A7i!IIQ間には、 TiN層6がある為、400
〜450℃の熱処理において、 Au層とA1層11の
反応を阻止し、耐熱性のある信頼度の高い電極を与える
ことができる。
また、ここで示したAu層とAI層間のTiN層は、M
o、W、Crの窒化物にて代用しても同様の効果を得る
ことができる。
【図面の簡単な説明】
第1図(a)乃至(e)は本発明の一実施例を製造工程
順に示した断面図である。 l・・・・・・シリコン基板、2・山・・シリコン酸(
UE。 3・・・・・・ペース拡散層、4・・川・エミ、り拡散
層、5・・・・・・Ti −Pt−Au層、6・・川・
TiN層、7・・・・・・フォトレジスト、8・・・・
・・シリコン酸化膜又はシリコン窒化膜、9・・・・・
・フォトレジスト% 1o・・・・・・開口部111・
川・・アルミニウム電極。  5−

Claims (2)

    【特許請求の範囲】
  1. (1)金属上に金属の窒化物層を有し、該窒化物層上に
    他の金属層を有する電極構造を備えていることを特徴と
    する半導体装置。
  2. (2)前記金属の窒化物層は、チタン、モリブデン。 タングステン及びクロムの中から選ばれた金属の窒化物
    層であり、前記他の金属層はアルミニウムであることを
    特徴とする特許請求範囲第1項記載の半導体装置。
JP21116783A 1983-11-10 1983-11-10 半導体装置 Pending JPS60103668A (ja)

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JPS60103668A true JPS60103668A (ja) 1985-06-07

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JP (1) JPS60103668A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62272557A (ja) * 1986-03-29 1987-11-26 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体素子の製造方法
JPH07183377A (ja) * 1993-12-24 1995-07-21 Nec Corp 半導体装置
US7262139B2 (en) * 2004-06-02 2007-08-28 Avx Israel, Ltd. Method suitable for batch ion etching of copper

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* Cited by examiner, † Cited by third party
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JPS62272557A (ja) * 1986-03-29 1987-11-26 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体素子の製造方法
JPH07183377A (ja) * 1993-12-24 1995-07-21 Nec Corp 半導体装置
US7262139B2 (en) * 2004-06-02 2007-08-28 Avx Israel, Ltd. Method suitable for batch ion etching of copper

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