JPS58102556A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58102556A JPS58102556A JP56202311A JP20231181A JPS58102556A JP S58102556 A JPS58102556 A JP S58102556A JP 56202311 A JP56202311 A JP 56202311A JP 20231181 A JP20231181 A JP 20231181A JP S58102556 A JPS58102556 A JP S58102556A
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- JP
- Japan
- Prior art keywords
- electrode
- semiconductor wafer
- film
- nickel layer
- gold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置に関し、特に半導体装置の表面電
極における金−シリコン反応の改善、ならびに表Ｅ１．
裏面電極におけるオーミックコンタク）４１性、熱抵抗
特性の改善に係わるものである。
極における金−シリコン反応の改善、ならびに表Ｅ１．
裏面電極におけるオーミックコンタク）４１性、熱抵抗
特性の改善に係わるものである。
半導体装置、例えば機器用トランジスタにおいては、装
置に対する一層の高周波化、高出力化。
置に対する一層の高周波化、高出力化。
高速化ならびに高性能化を意図し、かつオーミックコン
タクトを良好にし、またチップの外装への組立てを容易
にするためにも、半導体ウェハの表面および裏面に低抵
抗金属を付着させて電極を構成させる手段が採用されて
いる。
タクトを良好にし、またチップの外装への組立てを容易
にするためにも、半導体ウェハの表面および裏面に低抵
抗金属を付着させて電極を構成させる手段が採用されて
いる。
すなわち、シリコンからなる半導体ウェハの表面電極と
しては、各機能領域接合部上のコンタクトホール部シリ
コン界面に、白金をスパッタあるいは蒸着などにより付
着してシリサイド層を形成したのち、バリヤメタル層を
介し金層を形成さ仕るようにしておシ、また裏面電極と
しては、前記表面電極形成完了後に、ウェハ裏面をあら
ためてラップした上で、この裏面Ｋまずチタンあるいは
チタン合金を蒸着し、かつこの金属を介してニッケルを
、つりいて金をそれぞれに蒸着するようにしている。
しては、各機能領域接合部上のコンタクトホール部シリ
コン界面に、白金をスパッタあるいは蒸着などにより付
着してシリサイド層を形成したのち、バリヤメタル層を
介し金層を形成さ仕るようにしておシ、また裏面電極と
しては、前記表面電極形成完了後に、ウェハ裏面をあら
ためてラップした上で、この裏面Ｋまずチタンあるいは
チタン合金を蒸着し、かつこの金属を介してニッケルを
、つりいて金をそれぞれに蒸着するようにしている。
しかし乍らこのような従来の電極構造においては、表面
電極の形成過程でバリヤメタルの膜厚不均一などＫよる
不具合によって、４００℃前後の熱処理の際に金−シリ
コン反応を生じて異常をきたし易く、また裏面電極形成
までの工程が長くて製造歩留りの低下を生じ、かつ信頼
性のうえからも好ましくないなどの欠点があった。
電極の形成過程でバリヤメタルの膜厚不均一などＫよる
不具合によって、４００℃前後の熱処理の際に金−シリ
コン反応を生じて異常をきたし易く、また裏面電極形成
までの工程が長くて製造歩留りの低下を生じ、かつ信頼
性のうえからも好ましくないなどの欠点があった。
この発明は従来のこのような欠点を改善するため、表面
電極側にはまずポリシリコン膜で電極パターンを形成し
ておき、ついで表面および裏面側から同時に、リンを含
有するニッケル層、金層を順次に形成して表面および裏
面の各電極を構成するようＫしたものである。
電極側にはまずポリシリコン膜で電極パターンを形成し
ておき、ついで表面および裏面側から同時に、リンを含
有するニッケル層、金層を順次に形成して表面および裏
面の各電極を構成するようＫしたものである。
以下、この発明に係わる半導体装置の一実施例につき、
添付図面を参照して詳細に説明する。
添付図面を参照して詳細に説明する。
第１図はこの実施例による半導体！［１の概要構成を示
す断面図である。この第１図において、符号（１）は内
部に機能領域を形成したシリコン半導体ウェハ、（２）
はこのウェハ（１）の表面側に形成されたシリコン酸化
膜、（３）はこの酸化膜（２）の＠ｑ部を介して各接合
部上のシリコン界面に接続され、電極パターンを形成し
たポリシリコン膜、（４）はこのポリシリコン膜（３）
上、ならびにウニ／１（１）の長面に付着形成したリン
を２〜１０重量％程度含有するニッケル層、（５）は各
ニッケル層（４）上にスパッタデポジション後、さらに
電気メッキにより厚く形成した金層を示し、ポリシリコ
ン［１３１、ニッケル層（４）および金層（５）により
表面電極（６１を、またニッケル層（４（および金層（
５１により裏面電極（７）をそれぞれに構成させたもの
である。
す断面図である。この第１図において、符号（１）は内
部に機能領域を形成したシリコン半導体ウェハ、（２）
はこのウェハ（１）の表面側に形成されたシリコン酸化
膜、（３）はこの酸化膜（２）の＠ｑ部を介して各接合
部上のシリコン界面に接続され、電極パターンを形成し
たポリシリコン膜、（４）はこのポリシリコン膜（３）
上、ならびにウニ／１（１）の長面に付着形成したリン
を２〜１０重量％程度含有するニッケル層、（５）は各
ニッケル層（４）上にスパッタデポジション後、さらに
電気メッキにより厚く形成した金層を示し、ポリシリコ
ン［１３１、ニッケル層（４）および金層（５）により
表面電極（６１を、またニッケル層（４（および金層（
５１により裏面電極（７）をそれぞれに構成させたもの
である。
しかしてこの実施例装置の製造工程としては、第２図（
２）ないし０に示したように、まず前記したとおシ、内
部に機能領域を形成したシリコン半導体ウェハ（１１の
表面側にシリコン酸化膜（２）を形成すると共に、この
酸化膜（２）の所定部分を周知の写真蝕刻技術により選
択的に除去した上で、これらの上にポリシリコン＃ （
３１を３〜５ＫＡ形成させ、かつこのポリシリコン膜（
３）についても同様に写真蝕刻技術によシ一部を選択的
に除去して、各接合部のシリコン界面に接続された電極
パターンを形成させる（同図囚）。
２）ないし０に示したように、まず前記したとおシ、内
部に機能領域を形成したシリコン半導体ウェハ（１１の
表面側にシリコン酸化膜（２）を形成すると共に、この
酸化膜（２）の所定部分を周知の写真蝕刻技術により選
択的に除去した上で、これらの上にポリシリコン＃ （
３１を３〜５ＫＡ形成させ、かつこのポリシリコン膜（
３）についても同様に写真蝕刻技術によシ一部を選択的
に除去して、各接合部のシリコン界面に接続された電極
パターンを形成させる（同図囚）。
ついで前記半導体ウェハ（１）が所定の厚さになるよう
に、その裏面をラッピングした上で、無電解メッキ法に
よシこのウェハ（１）の表面および裏面に対して同時に
、リンを２〜１０重量％程度含有するニッケルを５〜ｌ
０ＫＡの厚さに付着させて、前記ポリシリコン膜（３１
面とウニ／、＞ｆｉｌ裏面とにそれぞれニッケル層（４
）を形成し、窒素ガス雰囲気のシンター炉において３０
０〜６００℃の温度でシンターリングすることによシ、
ポリシリコン膜（３）とニッケル層（４）、およびウェ
ハ（１１裏面とニッケル層（４）との間のそれぞれオー
ミックコンタクトを得る（同図＠）。
に、その裏面をラッピングした上で、無電解メッキ法に
よシこのウェハ（１）の表面および裏面に対して同時に
、リンを２〜１０重量％程度含有するニッケルを５〜ｌ
０ＫＡの厚さに付着させて、前記ポリシリコン膜（３１
面とウニ／、＞ｆｉｌ裏面とにそれぞれニッケル層（４
）を形成し、窒素ガス雰囲気のシンター炉において３０
０〜６００℃の温度でシンターリングすることによシ、
ポリシリコン膜（３）とニッケル層（４）、およびウェ
ハ（１１裏面とニッケル層（４）との間のそれぞれオー
ミックコンタクトを得る（同図＠）。
また続いて前記半導体ウェハ（１）の表面および裏面に
スパッタリング法により同時に金を５００〜１Ｏ００Ｘ
程度スパッタデポジションして薄い金層（５′）を得た
のち、その表面側についてのみ、前記と同様の写真蝕刻
技術により、金−シリコン反応防止の意味も含めて選択
的にレジスト膜（８）を残すことで、ニッケル層（４）
よシも狭い範囲に電極パターンを限定しておき（同図０
）、さらに電気メツキ法によシ表面および裏面へ同時に
８〜ｌ０ＫＡ程度になるように金層を付着させ、かつレ
ジス）＃（８１直下の金層（５′）を部分的に除去して
、それぞれに厚い金層（５（を得る（同図０）のである
。
スパッタリング法により同時に金を５００〜１Ｏ００Ｘ
程度スパッタデポジションして薄い金層（５′）を得た
のち、その表面側についてのみ、前記と同様の写真蝕刻
技術により、金−シリコン反応防止の意味も含めて選択
的にレジスト膜（８）を残すことで、ニッケル層（４）
よシも狭い範囲に電極パターンを限定しておき（同図０
）、さらに電気メツキ法によシ表面および裏面へ同時に
８〜ｌ０ＫＡ程度になるように金層を付着させ、かつレ
ジス）＃（８１直下の金層（５′）を部分的に除去して
、それぞれに厚い金層（５（を得る（同図０）のである
。
なおこの例ではニッケル層（４）を無電解メッキ法で形
成する場合について述べたが、その他蒸着。
成する場合について述べたが、その他蒸着。
スパッタリングなどのドライプロセスにより形成しても
よい。
よい。
従ってこの実施例装置では、半導体ウェハ（１）の表面
および裏面にそわぞわの電極として、リンを含有するニ
ッケル層を介し金層を形成させているが、ニッケル層（
４）がリンを含有しているために、シンターリングのと
きの酸化が防止されて、同ニッケル層（４）と半導体ウ
ェハ（１）およびポリシリコン膜（３）との間の付着性
がよく、敢てチタンまたはチタン合金などのバリヤメタ
ルを介在させずに所期の電極（６１、（７１が得られる
。そしてまたこのリンを含有するニッケル層（４）は金
層（５）との付着性もよいから、オーミックコンタクト
特性、および熱抵抗特性が改善され、かつまた膜厚を厚
く緻密に形成し得るので、金−シリコン反応をも防止で
きるのである。
および裏面にそわぞわの電極として、リンを含有するニ
ッケル層を介し金層を形成させているが、ニッケル層（
４）がリンを含有しているために、シンターリングのと
きの酸化が防止されて、同ニッケル層（４）と半導体ウ
ェハ（１）およびポリシリコン膜（３）との間の付着性
がよく、敢てチタンまたはチタン合金などのバリヤメタ
ルを介在させずに所期の電極（６１、（７１が得られる
。そしてまたこのリンを含有するニッケル層（４）は金
層（５）との付着性もよいから、オーミックコンタクト
特性、および熱抵抗特性が改善され、かつまた膜厚を厚
く緻密に形成し得るので、金−シリコン反応をも防止で
きるのである。
以上詳述したようにこの発明によるときは、半導体ウェ
ハの表面および裏面共に、リンを含有するニッケル層を
緻密に厚く形成し、かつこのニッケル層上に金層を形成
しているので、効果的な２層の電極を得られて、オーミ
ックコンタクト特性、熱低抗特性が良好となシ、電気的
特性の向上を図）得ると共に、表面、裏面を同時に形成
すること一１金−シリコン反応をｌ止した＼めに、製造
工程を短縮してその歩留）および信頼性をも向上できる
などの特長がある。
ハの表面および裏面共に、リンを含有するニッケル層を
緻密に厚く形成し、かつこのニッケル層上に金層を形成
しているので、効果的な２層の電極を得られて、オーミ
ックコンタクト特性、熱低抗特性が良好となシ、電気的
特性の向上を図）得ると共に、表面、裏面を同時に形成
すること一１金−シリコン反応をｌ止した＼めに、製造
工程を短縮してその歩留）および信頼性をも向上できる
などの特長がある。
Ｍ１図祉この発明に係わる半導体装置の一実施例を示す
概要断面図、第２図四〜（ト）は同上装置の電極形成を
工程順に示す断面図である。 （１）・・−−半導体ウェハ、（２）・・・・シリコン
酸化ＩＩ、（３１・・・・ポリシリコン膜、（４）・・
・・リンを含有するニッケル層、（５１・−・・金層、
（６）・・・・表面電極、（７）・・・・裏面電極。 代理人 心 野 信 −（外１名） 第１図 第２図
概要断面図、第２図四〜（ト）は同上装置の電極形成を
工程順に示す断面図である。 （１）・・−−半導体ウェハ、（２）・・・・シリコン
酸化ＩＩ、（３１・・・・ポリシリコン膜、（４）・・
・・リンを含有するニッケル層、（５１・−・・金層、
（６）・・・・表面電極、（７）・・・・裏面電極。 代理人 心 野 信 −（外１名） 第１図 第２図
Claims (1)
- 内部に機能領域を形成したシリコン半導体ウェハを有し
、この半導体ウェハの表面に電極パターンを形成したポ
リシリコン膜を設け、このポリシリコン膜上とウェハ裏
面とに、リンを含有するニッケル層を介し、金層を付着
して表面および裏面電極を形成したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202311A JPS58102556A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202311A JPS58102556A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58102556A true JPS58102556A (ja) | 1983-06-18 |
Family
ID=16455441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202311A Pending JPS58102556A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018061053A (ja) * | 2015-04-06 | 2018-04-12 | 三菱電機株式会社 | 半導体素子及びその製造方法 |
-
1981
- 1981-12-14 JP JP56202311A patent/JPS58102556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018061053A (ja) * | 2015-04-06 | 2018-04-12 | 三菱電機株式会社 | 半導体素子及びその製造方法 |
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