JP3114196B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3114196B2 JP3114196B2 JP02291177A JP29117790A JP3114196B2 JP 3114196 B2 JP3114196 B2 JP 3114196B2 JP 02291177 A JP02291177 A JP 02291177A JP 29117790 A JP29117790 A JP 29117790A JP 3114196 B2 JP3114196 B2 JP 3114196B2
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- metal
- interlayer film
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- metal layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層配線構造を有する半導体装置に関す
る。
る。
ピラーを用いて層間を接続した従来の多層配線の断面
構造を第３図に示す。図において、半導体基板１上の絶
縁膜２上に厚さ1000〜2000Åのスパッタ金属層３を介し
て0.5〜1.0μｍ層の金属配線４が形成されている。
構造を第３図に示す。図において、半導体基板１上の絶
縁膜２上に厚さ1000〜2000Åのスパッタ金属層３を介し
て0.5〜1.0μｍ層の金属配線４が形成されている。
高さ1.5〜2.0μｍのピラー５は、厚さ1000〜2000Åの
スパッタ金属層７を介して金属配線４と金属配線８とを
接続している。
スパッタ金属層７を介して金属配線４と金属配線８とを
接続している。
金属配線４とピラー５は、あらかじめ絶縁膜２の表面
全体にスパッタした金属層３を給電電極としてフォトレ
ジストをマスクに電気メッキ法で形成する。また、不要
なスパッタ金属層３は金属配線４をマスクにエッチング
し除去する。
全体にスパッタした金属層３を給電電極としてフォトレ
ジストをマスクに電気メッキ法で形成する。また、不要
なスパッタ金属層３は金属配線４をマスクにエッチング
し除去する。
フォトレジストマスクを用い、電気メッキ法でピラー
５を形成する場合、ピラー５は、金属配線４に対して外
ぬきにできるため、金属配線４とピラー５との重なりマ
ージンを減らすことができる。
５を形成する場合、ピラー５は、金属配線４に対して外
ぬきにできるため、金属配線４とピラー５との重なりマ
ージンを減らすことができる。
塗布層間膜６は、あらかじめ基板表面全体に塗布し、
ピラー５の上部が露出するまでエッチバックすればよ
い。
ピラー５の上部が露出するまでエッチバックすればよ
い。
スパッタ金属層７は、金属配線８を形成する際の給電
電極である。
電極である。
従来の半導体装置では、厚さ３〜４μｍのフォトレジ
ストで１μｍ以下の微細な穴のパターニングはむずかし
いため、ピラーの高さを２μｍ以上にすることは非常に
むずかしい。塗布層間膜の膜厚は、孤立パターン上では
密集パターン上の1/2以下になることがあるため、塗布
絶縁膜をエッチングバックして密集パターン部のピラー
を露出させると、第４図に示すように孤立パターン部の
金属配線４も同時に露出してしまい、上層配線と短絡し
てしまうという問題点があった。
ストで１μｍ以下の微細な穴のパターニングはむずかし
いため、ピラーの高さを２μｍ以上にすることは非常に
むずかしい。塗布層間膜の膜厚は、孤立パターン上では
密集パターン上の1/2以下になることがあるため、塗布
絶縁膜をエッチングバックして密集パターン部のピラー
を露出させると、第４図に示すように孤立パターン部の
金属配線４も同時に露出してしまい、上層配線と短絡し
てしまうという問題点があった。
本発明の目的は、孤立パターン部の金属配線の露出を
防止した半導体装置を提供することにある。
防止した半導体装置を提供することにある。
前記目的を達成するため、本発明に係る半導体装置
は、下層の配線層と上層の配線層間に層間膜を有する半
導体装置において、 前記層間膜は、前記下層の配線層が粗な領域より密な
領域で厚く、前記下層の配線層が密な領域における層間
膜には、前記下層の配線層と上層の配線層間を接続する
少なくても２層からなる金属層を有するものである。
は、下層の配線層と上層の配線層間に層間膜を有する半
導体装置において、 前記層間膜は、前記下層の配線層が粗な領域より密な
領域で厚く、前記下層の配線層が密な領域における層間
膜には、前記下層の配線層と上層の配線層間を接続する
少なくても２層からなる金属層を有するものである。
層間膜下層の導電体と層間膜上層の金属層とを２層か
らなる金属層で接続することにより、孤立パターン部の
金属配線の露出を防止する。
らなる金属層で接続することにより、孤立パターン部の
金属配線の露出を防止する。
次に本発明について図面を参照して説明する。
（実施例１） 第１図は、本発明の実施例１を示す断面図である。
図において、半導体基板１の絶縁膜２上に厚さ1000Å
程度のスパッタ金属層３が形成されている。スパッタ金
属層３は、金属配線４をメッキ法で形成する際に給電電
極として用い、メッキ後、金属配線４をマスクにしてエ
ッチングを行い、スパッタ金属層３を除去する。金属配
線４の少なくとも上部は、塗布層間膜６上に出ている必
要がある。また、金属配線４にスパッタ金属層９が形成
されてあり、スパッタ金属層９は、塗布層間膜６をエッ
チバックし、金属配線４の上部を露出した後、基板表面
全体にスパッタし、ピラー５を形成する場合の給電電極
である。不要なスパッタ金属層９は、ピラー５をマスク
にエッチングし除去する。ピラー５の金属に比べてスパ
ッタ金属層９のエッチングレートはできるだけ大きい方
が望ましい。
程度のスパッタ金属層３が形成されている。スパッタ金
属層３は、金属配線４をメッキ法で形成する際に給電電
極として用い、メッキ後、金属配線４をマスクにしてエ
ッチングを行い、スパッタ金属層３を除去する。金属配
線４の少なくとも上部は、塗布層間膜６上に出ている必
要がある。また、金属配線４にスパッタ金属層９が形成
されてあり、スパッタ金属層９は、塗布層間膜６をエッ
チバックし、金属配線４の上部を露出した後、基板表面
全体にスパッタし、ピラー５を形成する場合の給電電極
である。不要なスパッタ金属層９は、ピラー５をマスク
にエッチングし除去する。ピラー５の金属に比べてスパ
ッタ金属層９のエッチングレートはできるだけ大きい方
が望ましい。
さらに、隣接するピラー５とスパッタ金属層９との組
相互間には塗布層間膜6aが塗布形成され、塗布層間膜6a
上にはスパッタ金属層７がピラー５に接触して形成され
ている。このスパッタ金属層７を給電電極として金属配
線８を形成する。
相互間には塗布層間膜6aが塗布形成され、塗布層間膜6a
上にはスパッタ金属層７がピラー５に接触して形成され
ている。このスパッタ金属層７を給電電極として金属配
線８を形成する。
以上のように、本発明は、層間膜6aの下層導電体とし
ての金属配線４と、層間膜6aの上層金属層７とを、少な
くとも２層からなる金属層（実施例ではピラー５とスパ
ッタ金属層９）で接続したものである。これにより、通
常のフォトレジストマスクとメッキ法で２μｍ以上の高
いピラーが形成可能となり、層間膜をエッチバックして
ピラーを露出させた際に孤立部の金属配線が露出するこ
とを防止することが可能となる。
ての金属配線４と、層間膜6aの上層金属層７とを、少な
くとも２層からなる金属層（実施例ではピラー５とスパ
ッタ金属層９）で接続したものである。これにより、通
常のフォトレジストマスクとメッキ法で２μｍ以上の高
いピラーが形成可能となり、層間膜をエッチバックして
ピラーを露出させた際に孤立部の金属配線が露出するこ
とを防止することが可能となる。
（実施例２） 第２図は、本発明の実施例２を示す断面図である。
図において、半導体基板１上には、拡散層10とゲート
電極12でMOSトランジスタが構成されており、その上を
ゲート電極12が露出しない程度の膜厚の塗布層間膜６で
覆っている。11はゲート酸化膜である。拡散層10上の必
要な位置にコンタクト孔13が設けられ、これにスパッタ
により厚さ1.0μｍ程度の金属層９が埋めこまれてい
る。この金属層９はあらかじめコンタクト孔を開けた塗
布膜６上全面にスパッタし、これを給電電極としてピラ
ー５を形成した後、ピラー５をマスクにしてエッチング
を行って、コンタクト部にのみ金属層９を残す。
電極12でMOSトランジスタが構成されており、その上を
ゲート電極12が露出しない程度の膜厚の塗布層間膜６で
覆っている。11はゲート酸化膜である。拡散層10上の必
要な位置にコンタクト孔13が設けられ、これにスパッタ
により厚さ1.0μｍ程度の金属層９が埋めこまれてい
る。この金属層９はあらかじめコンタクト孔を開けた塗
布膜６上全面にスパッタし、これを給電電極としてピラ
ー５を形成した後、ピラー５をマスクにしてエッチング
を行って、コンタクト部にのみ金属層９を残す。
本実施例によれば、実施例１と同様の効果を有する。
以上説明したように本発明は、ピラーを２層以上の金
属層で形成したので、通常のフォトレジストマスクとメ
ッキ法で２μｍ以上の高いピラーが形成でき、層間膜を
エッチバックしてピラーを露出させた際に孤立部の金属
配線が露出するのを防ぐことができ、上層配線との短絡
を防ぐことができる。
属層で形成したので、通常のフォトレジストマスクとメ
ッキ法で２μｍ以上の高いピラーが形成でき、層間膜を
エッチバックしてピラーを露出させた際に孤立部の金属
配線が露出するのを防ぐことができ、上層配線との短絡
を防ぐことができる。
第１図は、本発明の実施例１を示す縦断面図、第２図
は、本発明の実施例２を示す縦断面図、第３図は、従来
例を示す縦断面図、第４図は、従来例の問題点を示す縦
断面図である。 １……半導体基板、２……絶縁膜 3,7,9……スパッタ金属層 4,8……金属配線、５……ピラー 6,6a……塗布層間膜、10……拡散層 11……ゲート酸化膜、12……ゲート電極 13……コンタクト孔
は、本発明の実施例２を示す縦断面図、第３図は、従来
例を示す縦断面図、第４図は、従来例の問題点を示す縦
断面図である。 １……半導体基板、２……絶縁膜 3,7,9……スパッタ金属層 4,8……金属配線、５……ピラー 6,6a……塗布層間膜、10……拡散層 11……ゲート酸化膜、12……ゲート電極 13……コンタクト孔
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768
Claims (1)
- 【請求項１】下層の配線層と上層の配線層間に層間膜を
有する半導体装置において、 前記層間膜は、前記下層の配線層が粗な領域より密な領
域で厚く、前記下層の配線層が密な領域における層間膜
には、前記下層の配線層と上層の配線層間を接続する少
なくても２層からなる金属層を有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02291177A JP3114196B2 (ja) | 1990-10-29 | 1990-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02291177A JP3114196B2 (ja) | 1990-10-29 | 1990-10-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04163943A JPH04163943A (ja) | 1992-06-09 |
| JP3114196B2 true JP3114196B2 (ja) | 2000-12-04 |
Family
ID=17765454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02291177A Expired - Fee Related JP3114196B2 (ja) | 1990-10-29 | 1990-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114196B2 (ja) |
-
1990
- 1990-10-29 JP JP02291177A patent/JP3114196B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04163943A (ja) | 1992-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |