KR100337062B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

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Abstract

본 발명은 다층배선을 갖는 반도체장치에 관한 것으로서, 상층메탈배선과 하지소자 또는 하층메탈배선은 컨택트홀 또는 쓰루홀내의 매입금속을 통해 전기적으로 접속된다. 매입금속의 직경은 상층메탈배선, 하지소자 및/또는 하층메탈배선의 폭보다 크게 설정된다.

Description

반도체장치 및 그 제조방법
발명의 분야
본 발명은, 반도체장치에 관한 것으로서, 특히 반도체장치의 배선 또는 상호연결구조에 관한 것이다
종래의 기술
제1도 및 제2도는 종래의 반도체장치의 단면도이다. 제1도에서는 상층메탈배선(105)이 지면에 수직이 되도록 표현되어 있다. 제2도에서는 하층메탈배선(102)이 지면에 수직이 되도록 도시되어 있다.
이들 종래 기술에 따르면, 제1도와 제2도에서 도시된 바와 같이, 컨택트홀 또는 쓰루홀을 인접한 배선에 연결하여 반도체장치의 다층간에 상호연결을 구축한다. 이때, 컨택트홀 또는 쓰루홀이 배선에 연결되는 곳에서, 리소그래피에서의 맞춤여유를 남기기 위해, 배선을 두껍게 할 필요가 있었다.
제1도 및 제2도에서, 참조부호 101은 배선 또는 소자를 포함한 기판구조, 참조부호 102는 하층메탈배선 또는 소자를 포함한 기판 구조, 참조부호103은 층간절연막, 참조부호104는 컨택트홀 또는 쓰루홀(여기서, 컨택트홀이란 하층이 소자를 포함할 경우에 사용되고, 쓰루홀은 하층이 메탈배선을 포함할 경우에 사용된다), 참조부호105는 상층메탈배선, 참조부호106은 층간절연막 또는 패시베이션막을 나타낸다.
제3도는 컨택트홀 또는 쓰루홀(104)과 각 배선간의 위치관계를 나타낸 것이다.
제4도에 도사된 바와 같이, 최근의 반도체장치는, 컨택트홀 또는 쓰루홀(204)의 각 직경이 하층(또는 상층)메탈배선(202)의 폭과 같도록 설정된, 보더리스 구조라 불리우는 고밀도 배선구조를 가지고 있다.
그러나, 제1도에 도시된 바와 같이, 포토리소그래피에서의 맞춤 여유를 남기기 위해, 컨택트홀 또는 쓰루홀과의 접촉부분에서 배선의 폭을 크게 설정하고 있다. 따라서 배선간의 피치는 사실상, 컨택트홀 또는 쓰루홀과 상층 또는 하층의 접촉부분에서의 배선간의 간격에 의해 결정되게 된다. 배선의 폭은, 디자인룰뿐만 아니라, 스테퍼의 성능과 포토리소그래피에 의해 달성되는 디바이스 평탄도 등에 의해서도 결정된다. 종래의 장치에서는 각 배선편측에서 0.2∼0.3㎛의 여유가 남는다. 이것은 각 배선의 폭이 양측에서 0.4∼1.0㎛ 정도 넓어지게 되는 것을 의미한다.
따라서, 집적도가 높아져 보다 고밀도화한 배선피치를 형성하려고 하면, 배선의 실제폭에 비해 배선폭을 상기 수치만큼 외관상 크게 하여야 하므로, 고밀도화를 실현하는 데 있어 장애가 되고 있다.
좀더 구체적으로 말하자면, 제5도에 도시된 바와 같이, 컨택트홀 또는 쓰루홀(304)을 상호 대향되게 배치할 경우, 컨택트홀 또는 쓰루홀(304)과 각 층의 맞춤여유에 의해 배선간의 최소간격이 결정된다.
고밀도화를 실현하기 위해서는, 제6도에 도시된 바와 같이, 인접한 배선층(306)에 연결된 컨택트홀 또는 쓰루홀(308)이 상호 대향되게 배열되지 아니하고 교호적으로 배열되어야 하므로, 인접한 배선층(306)에 연결된 컨택트홀 또는 쓰루홀(308)의 배치가 제한을 받게 된다. 더우기, 제6도에 도시된 바와 같이, 배선층간의 피치는 적어도 각 배선의 편측분만큼의 맞춤여유를 필요로 하므로, 고밀도화의 실현이 불가능하다.
제4도에 도시된 바와 같이, 포토리소그래피의 맞춤여유를 남기지 않고, 그여유대신에 보더리스 구조를 취할 경우, 각 배선의 폭을 컨택트홀 또는 쓰루홀 직경과 같게 하면 배선피치의 고밀도화는 가능하다. 실제 제조에 있어서, 포토리소그래피에서 마스크의 맞춤어긋남이 발생할 경우, 배선과 컨택트홀 또는 쓰루홀과의 접촉면적이 감소한다. 이것은 배선 접속의 신뢰성, 즉 허용전류밀도를 저하시킨다. 결국, 마스크의 맞춤어긋남을 고려하여 배선간의 피치를 결정하지 않으면, 충분한 고밀도화가 불가능하다는 결점이 있다.
본 발명은, 포토리소그래피에 있어서 마스크의 맞춤어긋남이 발생할 경우에도, 배선과 컨택트홀 또는 쓰루홀간의 접촉면적의 감소를 최소화하여, 배선의 고밀도화를 도모할 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 태양에 따르면, 상층메탈배선과 하층메탈배선사이의 층간절연막에 형성된 컨택트홀 또는 쓰루홀을 통해 상층메탈배선과 하층메탈배선을 전기적으로 연결하는 다층배선구조를 갖는 반도체 장치는, 컨택트홀 또는 쓰루홀의 각 직경이 상층메탈배선의 폭보다도 크게 설정되어 있는 것을 특징으로 한다.
본 발명의 다른 일 태양에 따르면, 상층메탈배선과 하층메탈배선 사이의 층간절연막에 형성된 컨택트홀 또는 쓰루홀을 통해 상층메탈배선과 하층메탈배선을 전기적으로 연결하는 다층배선구조를 갖는 반도체장치는, 컨택트홀 또는 쓰루홀의 각 직경이 하층메탈배선의 폭보다도 크게 설정되어 있는 것을 특징으로 한다.
본 발명의 또 다른 태양에 따르면, 상층메탈배선과 하층메탈배선 사이의 층간절연막에 형성된 컨택트홀 또는 쓰루홀을 통해 상층메탈배선과 하층메탈배선을전기적으로 연결하는 다층배선구조를 갖는 반도체장치는, 상기 컨택트홀 또는 쓰루홀에 연결되는 상기 상층메탈배선과 상기 하층메탈배선중 적어도 어느 하나의 접촉부분이, 상기 컨택트홀 또는 쓰루홀의 직경보다 작고 상기 상층메탈배선과 상기 하층메탈배선중 상기 적어도 어느 하나의 다른 접촉부분의 폭보다 큰 폭을 갖는 것을 특징으로 한다.
본 발명의 또 다른 태양에 따르면, 다층배선이 형성되는 반도체장치의 제조방법은, 기판소자 또는 하층메탈배선을 형성하는 단계와, 층간절연막을 형성하는 단계와, 상기 층간절연막에 상기 기판소자 또는 하층메탈배선에 연통하는 비교적 두꺼운 컨택트홀 또는 쓰루홀을 형성하는 단계와, 상기 컨택트홀 또는 쓰루홀에 금속을 매입하는 단계와, 상기 매입금속의 직경보다 작은 폭을 갖는 상층메탈배선을 상기 매입금속에 접속되도록 형성하는 단계를 포함한다.
본 발명의 또 다른 태양에 따르면, 다층배선이 형성되는 반도체장치의 제조방법은, 기판소자 또는 하층메탈배선을 형성하는 단계와, 층간절연막을 형성하는 단계와, 상기 층간절연막에 상기 기판소자 또는 하층메탈배선에 연통하는 비교적 두꺼운 컨택트홀 또는 쓰루홀을 형성하는 단계와, 상기 컨택트홀 또는 쓰루홀에 금속을 매입하는 단계와, 상기 매입금속의 직경보다 작은 폭을 갖는 상층메탈배선을 상기 매입금속에 접속되도록 형성하는 단계와, 상기 상층메탈배선상에 상기 단계들을 반복하는 단계를 포함한다.
본 발명의 또 다른 태양에 따르면, 다층배선이 형성되는 반도체장치의 제조방법은, 기판소자 또는 하층메탈배선을 형성하는 단계와, 층간절연막을 형성하는단계와, 상기 층간절연막에 상기 기판소자의 각 단자의 폭 또는 하층메탈배선의 폭보다 큰 직경을 갖는 컨택트홀 또는 쓰루홀을 형성하는 단계와, 상기 컨택트홀 또는 쓰루홀에 금속을 매입하는 단계와, 상층메탈배선을 상기 매입금속에 접속되도록 형성하는 단계를 포함한다.
본 발명의 또 다른 태양에 따르면, 다층배선이 형성되는 반도체장치의 제조방법은, 기판소자 또는 하층메탈배선을 형성하는 단계와, 층간절연 막을 형성하는 단계와, 상기 층간절연막에 상기 기판소자의 각 단자의 폭 또는 하층메탈배선의 폭보다 큰 직경을 갖는 컨택트홀 또는 쓰루홀을 형성하는 단계와, 상기 컨택트홀 또는 쓰루홀에 금속을 매입하는 단계와, 상층메탈배선을 상기 매입금속에 접속되도록 형성하는 단계와, 상기 상층메탈배선상에 상기 단계들을 반복하는 단계를 포함한다.
본 발명의 또 다른 태양에 따르면, 다층배선이 형성되는 반도체장치의 제조방법은, 컨택트홀 또는 쓰루홀내에 배치되는 매입금속과의 접촉부분에서만 증대된 폭을 갖는 기판소자 또는 하층메탈배선을 형성하는 단계와, 층간절연막을 형성하는 단계와, 상기 층간절연막에 컨택트홀 또는 쓰루홀을 형성하는 단계와, 상기 컨택트홀 또는 쓰루홀내에 매입금속을 배치하는 단계와, 상기 매입금속과의 접촉부분에서만 폭이 증대된 상층메탈배선을 형성하는 단계를 포함한다.
본 발명의 또 다른 태양에 따르면, 다층배선이 형성되는 반도체장치의 제조방법은, 컨택트홀 또는 쓰루홀내에 배치되는 매입금속과의 접촉부분만에서만 폭을 증대시킨 기판소자 또는 하층메탈배선을 형성하는 단계와, 층간절연막을 형성하는단계와, 상기 층간절연막에 컨택트홀 또는 쓰루홀을 형성하는 단계와, 상기 컨택트홀 또는 쓰루홀내에 매입금속을 배치하는 단계와, 상기 매입금속과의 접촉부분에서만 폭이 증대된 상층메탈배선을 형성하는 단계와, 상기 상층메탈배선상에 상기 단계들을 반복하는 단계를 포함한다.
바람직한 실시예
이하에서 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
제7도는 본 발명의 제1실시예에 따른 반도체장치의 단면도이고, 제8도는 상층메탈배선과 쓰루홀간의 위치관계를 나타낸 것이다.
제7도에 있어서, 참조부호401은 배선 및 소자를 포함한 기판 구조, 참조부호402는 하층메탈배선 또는 소자를 포함한 구조, 참조부호403은 층간절연막, 참조부호404는 컨택트홀 또는 쓰루홀, 참조부호405는 상층메탈배선, 참조부호406은 층간절연막 또는 패시베이션막을 나타낸다.
이 바람직한 실시예에서는, 지면에 수직방향의 상층메탈배선(405)의 폭에 비하여 컨택트홀 또는 쓰루홀(404)의 직경이 크게 되도록 설정되어 있다. 제8도에 도시된 바와 같이, 컨택트홀 또는 쓰루홀(404)의 직경은 상층메탈배선(405)의 폭보다 크게 설정되어 있다.
제9B도는 패턴형성공정 이후에 컨택트홀 또는 쓰루홀(404)과 상층메탈배선(405)사이에서 맞춤어긋남이 발생한 상태를 나타낸 것으로서, 여기서는 상층메탈배선(505)이 지면에 수직으로 표시되어 있다.
제9A 및 9B도에서 볼 수 있는 바와 같이, 상층메탈배선(505)의 폭이 컨택트홀 또는 쓰루홀(504)의 직경보다 작게 설정되어 있기 때문에, 마스크의 맞춤어긋남이 발생하더라도, 컨택트홀 또는 쓰루홀(504)과 상층메탈배선(505)의 접촉면적은 그다지 줄어들지 아니한다.
가령 컨택트홀 또는 쓰루홀(504)의 직경을 초과하는 마스크의 맞춤어긋남이 발생하더라도, 접촉면적의 감소는 충분히 작다. 참조부호501은 배선 또는 소자를 포함한 기판 구조, 참조부호502는 하층메탈배선 또는 소자를 포함한 구조를 나타낸다.
또한, 상기 메탈배선(402,405)으로서는, Al, Al합금 또는 그 내화금속으로 이루어진 다층배선, W, Ti, Co, Ni, Pd등의 내화금속으로 이루어진 실리사이드배선, 또는 W, Ti, TiN, Co 등의 내화금속을 사용한다.
전술한 컨택트홀 또는 쓰루홀(404)내에 매입되는 금속으로서는, Al, Al합금, Ti, Co, Ni, Pd 등의 내화금속의 실리사이드, W, Ti, TiN, Co 등의 내화금속을 사용한다.
제10도는 제1실시예에 따른 반도체장치의 컨택트홀 또는 쓰루홀을 나타낸 평면도로서, 컨택트홀 또는 쓰루홀이 상호 대향되도록 배치되어 있다. 제11도는 제1실시예에 따른 반도체장치의 컨택트홀 또는 쓰루홀을 나타낸 것으로서, 각 배선에서 컨택트홀 또는 쓰루홀이 교호적으로 배치되어 있다.
제10도에 있어서, 참조부호602는 하층메탈배선, 참조부호604는 상호 대향배치된 컨택트홀 또는 쓰루홀을 나타내고 있다. 또한, 제11도에 있어서, 참조부호606은 하층메탈배선 또는 소자를 포함한 기판 구조를 나타내고, 참조부호608은 인접배선의 홀에 대해 교호적으로 배치된 컨택트홀 또는 쓰루홀을 나타낸다.
배선의 고밀도화는, 제10도의 경우 컨택트홀 또는 쓰루홀간의 간격에 의해 결정되고, 제11도의 경우 컨택트홀 또는 쓰루홀과 배선간의 간격에 의해 결정될 수 있다. 바꾸어 말하면, 포토리소그래피의 공정에서 마스크의 맞춤여유에 의해 제한을 받지 아니하고, 컨택트홀 또는 쓰루홀의 직경 혹은 인접한 두 홀간의 간격이 리소그래피 한계에 이르기까지 배선밀도를 극대화할 수 있다.
제12도는 본 발명의 제2실시예를 나타내는 반도체장치의 단면도이다.
제13도는 하층메탈배선과 쓰루홀의 위치관계를 나타낸다.
제12도에 있어서, 참조부호701은 배선 또는 소자를 포함한 기판 구조, 702는 하층메탈배선 또는 소자를 포함한 구조, 703은 층간절연막, 704는 쓰루홀, 705는 상층메탈배선, 706은 층간절연막 또는 패시베이션막을 나타낸다.
이 실시예에서는, 지면에 수직방향으로 표시된 하층메탈배선(702)의 폭에 비하여, 쓰루홀(704)의 직경이 크게 되도록 설정되어 있다.
이 실시예에서, 쓰루홀(704)의 직경은 하층메탈배선(702)의 폭보다도 크도록 설정되어 있으므로, 쓰루홀(704)과 하층메탈배선간의 위치관계는, 그들 사이에 맞춤어긋남이 발생한 경우, 제14B 및 14C도에 도시된 바와 같다. 즉, 하층메탈배선의 폭이 쓰루홀(704)의 직경 보다 작도록 설정되어 있기 때문에, 마스크의 맞춤어긋남이 쓰루홀의 직경을 초과하여 발생하더라도, 쓰루홀과 하층메탈배선 간의 접촉면적은 변화 없이 유지되거나 거의 감소되지 아니한다.
정상적인 위치관계를 나타낸 제14A도를 참조하면, 쓰루홀(804) 이 하층메탈배선(802)의 측면와도 접촉할 수 있으며, 이에 의해 쓰루홀(804)과 메탈배선간의 접촉면적이 증가하고, 쓰루홀(804)의 저항이 감소한다고 하는 장점이 생긴다. 제14B도를 참조하면, 마스크의 맞춤어긋남이 발생한 경우에도, 하층메탈배선(802)의 폭이 쓰루홀 (804)의 직경보다 작게 설정되어 있기 때문에, 쓰루홀(804)과 하층메탈배선(802)간의 접촉면적은 변함이 없다. 가령, 제14C도에 도시된바와 같이, 쓰루홀(804)의 직경을 초과하는 마스크의 맞춤어긋남이 발생하더라도, 쓰루홀(804)과 하층메탈배선(802) 간의 접촉면적은 쓰루홀(804)과 하층메탈배선(802)의 측면영역을 포함하고 이를 통해 접촉이 이루어지므로, 접촉면적의 감소는 거의 일어나지 아니한다.
제14A 내지 14C도에 있어서, 참조부호801은 배선 또는 소자를 포함한 기판 구조, 803은 층간절연막, 805는 상층메탈배선, 806은 층간절연막 또는 패시베이션막이다.
컨택트홀 또는 쓰루홀이 소자, 게이트전극 등의 확산층과 전기적으로 접속되도록 되어 있는 경우에는, 컨택트홀 또는 쓰루홀내에 매입되는 금속의 직경이 전기적으로 접속될 대응 단자의 폭보다 크도록 설정된다.
제15도는 본 발명의 제3실시예에 따른 반도체장치의 컨택트홀 또는 쓰루홀과 배선간의 위치관계를 나타내는 평면도이다.
제15도에 도시된 바와 같이, 컨택트홀 또는 쓰루홀(904)과의 접촉부분(903)에서만, 하층메탈배선(902)의 폭이 컨택트홀 또는 쓰루홀(904)의 직경 이하로 되지만, 그 접촉부분의 폭은 다른 부분에서의 폭보다는 크게 되도록 설정되어 있다.
그래서, 컨택트홀 또는 쓰루홀(904)과 접촉하는 부분(903)에서만, 각 하층메탈배선(902)의 폭이 컨택트홀 또는 쓰루홀(904)의 직경 이하의 범위내에서 하층메탈배선(902)의 다른 부분보다 넓게 설정되어 있으므로, 컨택트홀 또는 쓰루홀(904)과 하층메탈배선(902)사이에서 큰 접촉면적을 얻을 수 있다. 다만, 본 실시예에 있어서는, 마스크의 맞춤어긋남을 대비한 여유가, 제1실시예나 제2실시예에 비해 불가피하게 작아진다는 것은 부정할 수 없다.
제16도는 본 발명의 제4실시예에 따른 반도체소자의 컨택트홀 또는 쓰루홀과 배선의 위치관계를 나타내는 평면도이다.
제16도에 있어서, 참조부호1001은 배선 또는 소자를 포함한 기판 구조, 1002는 제1메탈배선층, 1003은 제1층간절연막, 1004는 제1쓰루홀, 1005 는 제2메탈배선층, 1006은 제2층간절연막, 1007은 제2쓰루홀, 1008은 제3메탈배선층, 1009는 제3층간절연막, 1010은 제3쓰루홀, 1011은 제4메탈배선층, 1012는 제4층간절연막, 1013은 제4쓰루홀, 1014는 제5메탈배선층, 1015는 제5층간절연막 또는 제5패시베이션막을 나타내고 있다.
참조부호1015를 패시베이션막이라고 가정하면, 본 구조는 5층메탈배선구조를 나타내는 것이다. 이 경우, 다층배선에 있어서 상층 및 하층의 메탈배선폭보다도, 컨택트홀 또는 쓰루홀의 직경이 크게 설정되어 있다.
혹은, 각 배선의 폭은 컨택트홀 또는 쓰루홀과 접촉하는 부분에서만, 컨택트홀 또는 쓰루홀의 직경 이하의 범위내에서 다른 부분에서의 폭보다는 크게 설정한다. 즉, 제1 내지 제3실시예가 반복하여 적용되고 있다.
제17도는 본 발명의 제5실시예에 따른 반도체장치의 컨택트홀 또는 쓰루홀과 배선간의 위치관계를 나타내는 단면도이다. 제17도의 각 부분에 대한 설명은 제16도에서 이미 설명한 바와 거의 동일하다.
여기에서, 제16도에 도시된 실시예와의 상이점은, 실선의 원으로 나타낸 부분(1101)으로서, 제16도에 도시된 구조와 동일한 구조가 반복적으로 적용되어 있다. 좀더 구체적으로 말하자면, 이 실시예는 하부의 컨택트홀 또는 쓰루홀상에 상부의 컨택트홀 또는 쓰루홀이 반복적으로 형성되어 있는 중첩구조를 나타내고 있다.
제1 내지 제5실시예는, 주로 본 발명에 따른 반도체장치의 구조에 관한 것이었지만, 제6실시예는 전술한 구조들을 실현하는 실제적 제조방법에 관한 것이다. 제18A 내지 18D도는 본 발명의 제6실시예를 나타내는 반도체장치의 각 제조단계의 단면도들이다.
(1) 먼저 제18A도를 참조하면, IC기판(1201)상에 절연막(1202)(예를 들면 BPSG막)을 CVD(Chemical Vapor Deposition)법에 의해 형성한 후, 이 절연막(1202)상에 제1메탈배선층으로서 Al합금배선층(1203)을 800nm두께로 형성한다. 여기서, 배선층(1203)으로서는 Al배선, Al합금배선, 그 내화금속과의 적층배선, W, Ti, Co, Ni, Pd 등의 내화금속의 실리사이드배선, W, Ti, TiN, Co 등의 내화금속배선등 다양한 재료를 사용할 수 있다. 또 형성방법에 있어서는, CVD법외에도 스퍼터링법과 EB증착법 등을 사용할 수 있다. 그리고, 배선층은 포토리소그래피와 에칭에 의해완성된다.
다음 단계에서는, 1 ㎛의 두께를 갖는 층간절연막(1204)(예를 들면 SiO2)이 형성된다.
(2) 그런 다음, 제18B도에 도시된 바와 같이, 포토리소그래피 및 에칭에 의해 제1메탈배선층과 도통하기 위한 쓰루홀(1205)이 형성된다. 쓰루홀은, 제1메탈배선층인 Al합금배선층(1202)이 노출된 후, 절연막(1202)이 노출될 때까지 계속하여 에칭을 행하는 방식으로 형성한다. 쓰루홀(1205)의 직경은, Al합금배선층(1203)의 폭보다 크게 형성한다(각 층의 편측여유는 0.1㎛ 내지 0.5㎛정도). 반응성이온에칭은 RF파워 2kW, C2F650sccm, CHF310sccm, 압력 80Pa와 같은 조건하에서 행해진다.
그후, Ar에 의한 스퍼터클린닝을 행한 후, 상기 쓰루홀(1205)내에, Al합금배선층(1203)에 접속되는 매입 금속층을 형성한다. 매입금속의 재료로서는 Al, Al합금, 및 W, Ti, Co, Ni, Pd 등의 내화금속의 실리사이드, W, Ti, TiN, Co 등의 내화금속 등으로부터 선택된다.
매입금속은 제1메탈배선층 및 제2메탈배선층과 상이한 재료를 사용하는 것이 바람직하다. 이것은 매입금속층이 다음에 형성되는 제2메탈배선층의 에칭시, 에칭스톱퍼로써 역할할 수 있기 때문이다. 이 실시예에 있어서는 블랜킷W와 에치백법을 채용하여, W 및 TiN/Ti가 접지층으로서 각각 표시되어 있다.
먼저, Ti막을 15nm정도 또는 TiN막을 50nm 부터 100nm정도, 스퍼터링법이나 CVD법을 사용하여 쓰루홀의 전면(全面)에 형성한다. 이어서, W를 CVD법에 의해 개판의 전면에 형성한 후, 쓰루홀내에 단차가 생기지 않도록 불필요한 W를 에치백에 의해 제거한다. 그 후, 800nm두께의 Al합금막(1206)을 사용하여 포토리소그래피 및 에칭에 의해 제2메탈배선층을 형성한다.
제2메탈배선층에 사용되는 재료 및 그 형성방법은 제1배선층의 경우와 동일하다. 즉, Al배선, Al합금배선, 그 내화금속과의 적층배선, W, Ti, Co, Ni, Pd 등의 내화금속의 실리사이드배선, W, Ti, TiN, Co 등의 내화금속이 사용될 수 있다. 제2메탈배선층의 형성방법은 스퍼터링법, CVD법, EB증착법 등이 사용될 수 있다.
(3) 이상과 같이 구축된 층위에, 추가의 메탈배선층을 형성할 경우에는, 제18C도에 도시된 바와 같이, 1㎛두께의 제2층간절연막(1207)(예를 들면 SiO2)을 CVD법으로 형성한다.
(4) 다음에, 제18D도에 도시된 바와 같이, 제2층간절연막(1207)상에 쓰루홀(1208)을 형성한다. 이 실시예에 있어서는, 제2배선층뿐만아니라 제1배선층에도 도통될 수 있도록 한다. 즉, 쓰루홀(1208)을 포토리소그래피 및 에칭을 사용하여 쓰루홀(1205)의 바로 위에 위치하도록 배치하고, 제2쓰루홀(1208)의 직경을 제2메탈배선인 Al합금막(1206)의 폭보다도 크게 설정한다.
에칭조건은 쓰루홀(1205)를 형성할 때와 동일하게 하여도 좋다. 다음에, 쓰루홀(1205)내의 매입금속층에 적용한 처리와 동일한 처리를 행하고, W를 에치백에 의해 쓰루홀(1208)내에 매입한다. 마지막으로, 제3메탈배선층(1209)를 마련하여 패터닝을 행한다. 이상의 단계들을 반복하여, 다층배선을 형성하고, 또한 하부 쓰루홀 위에 다른 쓰루홀을 형성하는 것도 가능하다.
상기 실시예에서는, 주로 쓰루홀을 예로 나타낸다. 그러나 전술한 바와 같이, 본 발명은 높이레벨이 다른 모든 소자의 확산층, 게이트 전극등과 전기적으로 접속하는 컨택트홀에도 적용가능하다.
또한, 본 발명은 집적회로 내의 모든 부분에 적용되어야 할 필요는 없다. 특히 컨택트홀 또는 쓰루홀의 직경이 필요한 부분에서만 배선의 폭보다 넓게 설정되어 있으면 배선의 고밀도화를 도모할 수 있다.
바람직한 실시예에 기초하여 본 발명을 설명하였지만, 본 발명은 전술한 실시예에 한정되지 아니하며, 청구범위에 기재된 바와 같은 본 발명의 원리를 벗어나지 아니하는 다양한 변형방법으로의 실시가 가능하다.
이상 상세히 설명한 바와 같이, 전술한 본 발명의 실시예들에 의하면, 다음과 같은 효과를 얻을 수 있다.
(1) 컨택트홀 또는 쓰루홀내에 배치되는 매입금속의 직경이 상층메탈배선의 폭보다 크다. 이에 의해 종래의 반도체장치에서와 달리 포토리소그래피의 맞춤여유가 불필요하여, 배선의 고밀도화를 도모할 수 있다.
(2) 컨택트홀 또는 쓰루홀내에 배치되는 매입금속의 직경이 소자의 단자의 폭 또는 상기 하층메탈배선의 폭보다도 크다. 이에 의해 컨택트홀 또는 쓰루홀과 배선사이에 어긋남이 생기더라도, 그 어긋남이 배선폭의 범위내에 있으면, 그들간의 접촉면적에는 변함이 없다. 더욱이, 배선폭 이상으로 맞춤어긋남이 생긴 경우에도, 그 접촉 면적은 거의 감소기판 않는다. 특히, 접촉면적에 쓰루홀과 배선의 측면이 포함되므로, 쓰루홀과 배선의 접촉면적이 증가하고 따라서 쓰루홀의 저항이 감소하여 결국 접속신뢰성을 높일 수 있다.
(3) 컨택트홀 또는 쓰루홀에 배치되는 매입금속과의 접촉부분에서만, 상층메탈배선, 소자 또는 하층메탈배선의 폭이 각 매입금속의 직경이하의 범위로 증가한다. 그래서, 상기(1)의 효과내 부가하여:
(a) 컨택트홀 또는 쓰루홀과 배선간의 접촉면적이 증가함으로써, 저저항의 컨택트홀 또는 쓰루홀이 얻어진다. 이것은 고신뢰성의 컨택트홀 또는 쓰루홀이 형성 가능하다는 것을 의미한다.
(b) 컨택트홀 또는 쓰루홀과 배선사이에 맞춤어긋남이 발생하더라도, 그 어긋남이 배선측의 범위내에 있으면, 컨택트홀 또는 쓰루홀과 배선의 접촉면적은 변화기판 않는다. 또한, 배선폭이상으로 어긋남이 생기는 경우에도, 그 접촉면적이 충분히 크기 때문에 감소비율이 작다.
(c) 컨택트홀 또는 쓰루홀과의 접촉부분 이외의 배선폭을 좁게 할수 있기 때문에, 컨택트홀 또는 쓰루홀이 없는 부분에서 배선피치를 가늘게 할 수 있으므로, 배선의 고밀도화가 가능하다.
(4) 포토리소그래피의 맞춤여유가 불필요한 동시에, 배선층을 형성하는 데 있어서 고밀도화를 도모할 수 있다.
(5) 디바이스 전체가 유연한 룰에 의해 디자인되기 때문에, 이전의 배선의 구축방법을 반복하여 전체 디바이스의 고밀도화가 달성될 수 있다.
(6) 쓰루홀과 메탈배선과의 접촉부분이 배선의 측면을 포함하므로, 종래기술에 비해 그들간의 접촉면적을 증가시킬 수 있다.
(7) 다층배선에 걸쳐서, 쓰루홀과 메탈배선과의 접촉부분이 배선의 측면을 포함하므로, 그들간의 접촉면적이 증대된다.
(8) 쓰루홀 배치의 자유로운 정도가 증대된다.
(9) 쓰루홀 배치의 자유로운 정도가 증대되어 디바이스의 고밀도화 실현에 기여할 뿐만 아니라, 설계용 CAD툴의 개발에도 기여한다.
제1도는 종래의 반도체장치를 나타내는 단면도,
제2도는 다른 종래의 반도체장치를 나타내는 단면도,
제3도는 종래의 반도체장치를 나타내는 평면도,
제4도는 종래의 반도체장치의 보더리스배선층을 나타내는 평면도,
제5도는 종래의 반도체장치에 있어서 컨택트홀 또는 쓰루홀이 대향하도록 배열된 경우의 평면도,
제6도는 종래의 반도체장치에 있어서 컨택트홀 또는 쓰루홀이 상호 교호적으로 배열된 경우의 평면도,
제7도는 본 발명의 제 1실시예에 따른 반도체장치를 나타내는 단면도,
제8도는 제 1도에 도시된 제 1실시예에서 상층메탈배선과 쓰루홀간의 위치관계를 나타내는 평면도,
제9A 및 9B도는 제7도에 도시된 제1실시예의 포토리소그래피 공정에서의 상층메탈배선과 쓰루홀간의 맞춤어긋남을 설명하기 위한 단면도,
제10도는 제1도에 도시된 제1실시예의 반도체장치에서 컨택트홀 또는 쓰루홀이 대향하도록 배열된 경우의 평면도,
제11도는 제7도에 도시된 제1실시예의 반도체장치에서 컨택트홀과 쓰루홀이상호 교호적으로 배열된 경우의 평면도,
제12도는 본 발명의 제2실시예에 따른 반도체장치를 나타내는 단면도,
제13도는 제12도에 도시된 제2실시예에서 하층메탈배선과 쓰루홀간의 위치관계를 나타내는 평면도,
제14A도 내지 14C도는 제12에 도시된 제2실시예의 포토리소그래피 공정에서의 하층메탈배선과 쓰루홀간의 맞춤어긋남을 설명하기 위한 단면도,
제15도는 본 발명의 제3실시예에 있어서 컨택트홀 또는 쓰루홀과 배선간의 위치관계를 나타내는 평면도,
제16도는 본 발명의 제4실시예에 있어서 컨택트홀 또는 쓰루홀과 배선간의 위치관계를 나타내는 평면도,
제17도는 본 발명의 제5실시예에 있어서 컨택트홀 또는 쓰루홀과 배선간의 위치관계를 나타내는 평면도,
제18A 내지 18D도는 본 발명의 제6실시예에 따른 반도체장치의 제조공정을 설명하기 위한 단면도이다.

Claims (6)

  1. 상부 금속층과;
    하부 금속층; 및
    상기 상부 금속층과 상기 하부 금속층 사이에 위치하고 상기 상부 금속층과 상기 하부 금속층을 전기적으로 연결하는 도전체를 포함하는 이격된 컨택트홀 또는 쓰루홀을 갖는 층간 절연막을 포함하는 반도체 장치에 있어서,
    상기 상부 금속층과 상기 하부 금속층 중 적어도 하나가 상기 컨택트홀 또는 상기 쓰루홀과 연결되는 이격된 접촉 부분들을 갖고,
    상기 접촉 부분의 폭이 상기 컨택트홀 또는 상기 쓰루홀의 직경보다 작으며, 상기 접촉 부분사이의 다른 부분의 폭보다는 큰 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 상부 금속층과 상기 하부 금속층의 각각의 상기 접촉 부분의 폭은, 상기 콘택트홀 또는 상기 쓰루홀 각각의 직경보다 작다지만, 상기 상부 금속층과 상기 하부 금속층의 각각의 상기 다른 부분의 폭보다는 큰 것을 특징으로 하는 반도체장치
  3. 상부 금속층과;
    하부 금속층; 및
    상기 상부 금속층과 상기 하부 금속층 사이에 위치하고 상기 상부 금속층과 상기 하부 금속층을 전기적으로 연결하는 도전체를 포함하는 적어도 하나의 컨택트홀 또는 쓰루홀을 갖는 층간 절연막을 포함하는 반도체장치에 있어서,
    상기 상부 금속층과 상기 하부 금속층 각각이 상기 컨택트홀 또는 상기 쓰루홀과 연결되는 접촉 부분과 그 이웃하는 다른 부분들을 갖고,
    상기 상부 금속층의 접촉 부분이 상기 컨택트홀 또는 상기 쓰루홀상에 형성되고, 상기 하부 금속층의 접촉 부분이 상기 컨택트홀 또는 상기 쓰루홀 아래에 형성되며,
    상기 상부 금속층과 상기 하부 금속층 중 적어도 하나의 상기 접촉부분의 폭이 상기 컨택트홀 또는 상기 쓰루홀의 직경보다 작으며, 상기 상부 금속층과 상기 하부 금속층의 다른 부분의 폭보다는 큰 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서,
    상기 상부 금속층과 상기 하부 금속층 각각의 접촉 부분이 상기 상부 금속층과 상기 하부 금속층 각각의 다른 부분보다 크지만 각 컨택트홀 또는 쓰루홀의 직경보다는 작은 폭을 가지는 것을 특징으로 하는 반도체장치.
  5. 금속층; 및
    금속층에 이웃하여 위치하고, 상기 금속층을 전기적으로 연결하는 도전체를 포함하는 이격된 컨택트홀 또는 쓰루홀을 적어도 하나 갖는 절연막을 포함하는 반도체장치에 있어서,
    상기 금속층은 컨택트홀 또는 쓰루홀과의 연결을 위한 접촉 부분과 접촉 부분에 이웃하는 다른 부분을 가지며, 상기 접촉 부분은 금속층의 다른 부분의 폭보다는 크지만 컨택트홀 또는 쓰루홀의 직경보다는 작은 폭을 가지는 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 접촉 부분이 컨택트홀 또는 쓰루홀의 위 또는 아래에 위치한 것을 특징으로 하는 반도체장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3109478B2 (ja) * 1998-05-27 2000-11-13 日本電気株式会社 半導体装置
JP3631380B2 (ja) 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
US6181011B1 (en) * 1998-12-29 2001-01-30 Kawasaki Steel Corporation Method of controlling critical dimension of features in integrated circuits (ICS), ICS formed by the method, and systems utilizing same
US6566759B1 (en) * 1999-08-23 2003-05-20 International Business Machines Corporation Self-aligned contact areas for sidewall image transfer formed conductors
US6787339B1 (en) 2000-10-02 2004-09-07 Motorola, Inc. Microfluidic devices having embedded metal conductors and methods of fabricating said devices
JP2005268748A (ja) * 2004-02-18 2005-09-29 Nec Electronics Corp 半導体装置及びその製造方法
JP4841220B2 (ja) * 2005-10-14 2011-12-21 株式会社リコー 半導体装置
JP2007123665A (ja) * 2005-10-31 2007-05-17 Ricoh Co Ltd 半導体装置用電気回路
JP4864756B2 (ja) * 2007-02-09 2012-02-01 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置
US7462038B2 (en) * 2007-02-20 2008-12-09 Qimonda Ag Interconnection structure and method of manufacturing the same
US7902613B1 (en) * 2008-01-28 2011-03-08 Cadence Design Systems, Inc. Self-alignment for semiconductor patterns
JP2012164882A (ja) * 2011-02-08 2012-08-30 Toshiba Corp 半導体装置
JP5364743B2 (ja) 2011-03-01 2013-12-11 株式会社東芝 半導体装置
US8841675B2 (en) * 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
KR102114315B1 (ko) * 2013-08-21 2020-05-25 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법
JP6139370B2 (ja) * 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
US9299656B2 (en) 2014-06-02 2016-03-29 Infineon Technologies Ag Vias and methods of formation thereof

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342045A (en) * 1980-04-28 1982-07-27 Advanced Micro Devices, Inc. Input protection device for integrated circuits
JPS5975645A (ja) * 1982-10-22 1984-04-28 Nec Corp 半導体装置及びその製造方法
JPS5994865A (ja) * 1982-11-24 1984-05-31 Toshiba Corp 半導体装置
US4517225A (en) * 1983-05-02 1985-05-14 Signetics Corporation Method for manufacturing an electrical interconnection by selective tungsten deposition
JPS6081841A (ja) * 1983-10-12 1985-05-09 Fujitsu Ltd 半導体装置
JPS61272957A (ja) * 1985-05-28 1986-12-03 Nec Corp 半導体装置
US4812419A (en) * 1987-04-30 1989-03-14 Hewlett-Packard Company Via connection with thin resistivity layer
JPH0783053B2 (ja) * 1987-06-19 1995-09-06 三菱電機株式会社 半導体装置
JPS6450443A (en) * 1987-08-20 1989-02-27 Toshiba Corp Semiconductor device
JPH073840B2 (ja) * 1987-08-31 1995-01-18 株式会社東芝 半導体集積回路
US4951101A (en) * 1988-08-25 1990-08-21 Micrel Incorporated Diamond shorting contact for semiconductors
US5233223A (en) * 1989-01-09 1993-08-03 Nec Corporation Semiconductor device having a plurality of conductive layers interconnected via a tungsten plug
US4943539A (en) * 1989-05-09 1990-07-24 Motorola, Inc. Process for making a multilayer metallization structure
EP0480580A3 (en) * 1990-09-10 1992-09-02 Canon Kabushiki Kaisha Electrode structure of semiconductor device and method for manufacturing the same
JPH04152561A (ja) * 1990-10-16 1992-05-26 Seiko Epson Corp 半導体装置
JPH04207053A (ja) * 1990-11-30 1992-07-29 Nec Corp 半導体装置の配線構造
JP2863322B2 (ja) * 1990-12-07 1999-03-03 三井化学株式会社 ジメチルアミンボランの造粒方法
US5243222A (en) * 1991-04-05 1993-09-07 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
DE4115909C1 (ko) * 1991-05-15 1992-11-12 Siemens Ag, 8000 Muenchen, De
US5504375A (en) * 1992-03-02 1996-04-02 International Business Machines Corporation Asymmetric studs and connecting lines to minimize stress
JPH06125013A (ja) * 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
JP3167455B2 (ja) * 1992-09-14 2001-05-21 新日本製鐵株式会社 半導体装置及びその製造方法
DE4328474C2 (de) * 1993-08-24 1996-09-12 Gold Star Electronics Mehrschichtverbindungsstruktur für eine Halbleitereinrichtung
JPH07245343A (ja) * 1994-03-03 1995-09-19 Toshiba Corp 半導体装置及びその製造方法
US5571751A (en) * 1994-05-09 1996-11-05 National Semiconductor Corporation Interconnect structures for integrated circuits
US5614765A (en) * 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
US5691566A (en) * 1996-03-25 1997-11-25 Hughes Electronics Tapered three-wire line vertical connections

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Publication number Publication date
DE69637578D1 (de) 2008-08-14
KR960042968A (ko) 1996-12-21
JPH08306774A (ja) 1996-11-22
EP0741410B1 (en) 2008-07-02
TW392322B (en) 2000-06-01
EP0741410A2 (en) 1996-11-06
US5905307A (en) 1999-05-18
EP0741410A3 (en) 1997-06-04

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