JP2001127153A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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Abstract
(57)【要約】
【課題】 銅被膜配線が設けられる半導体装置で、コン
タクトホールの径が小さくなっても、その銅の拡散を防
止することができるバリア層を充分に形成することがで
きる半導体装置およびその製法を提供する。 【解決手段】 シリコン基板などからなる半導体基板１
上のたとえば酸化シリコンからなる絶縁膜２にコンタク
トホール３を設けて半導体基板１と電気的に接続させな
がら、その絶縁膜２上に銅被膜配線６が形成される構造
において、前記コンタクトホール３の側壁にシリコンチ
ッ化膜からなるサイドウォール４が設けられ、そのサイ
ドウォール４を被覆するようにバリアメタル層５を介し
て銅被膜配線６が設けられている。このサイドウォール
４は、シリコンチッ化膜をＣＶＤ法により形成した後に
ＲＩＥ法などのエッチバックにより形成される。
タクトホールの径が小さくなっても、その銅の拡散を防
止することができるバリア層を充分に形成することがで
きる半導体装置およびその製法を提供する。 【解決手段】 シリコン基板などからなる半導体基板１
上のたとえば酸化シリコンからなる絶縁膜２にコンタク
トホール３を設けて半導体基板１と電気的に接続させな
がら、その絶縁膜２上に銅被膜配線６が形成される構造
において、前記コンタクトホール３の側壁にシリコンチ
ッ化膜からなるサイドウォール４が設けられ、そのサイ
ドウォール４を被覆するようにバリアメタル層５を介し
て銅被膜配線６が設けられている。このサイドウォール
４は、シリコンチッ化膜をＣＶＤ法により形成した後に
ＲＩＥ法などのエッチバックにより形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣやＬＳＩのよ
うに微細配線が形成される半導体装置およびその製法に
関する。さらに詳しくは、微細化に伴って銅被膜配線が
用いられ、小さくなるコンタクト孔のエッジ部分にも充
分に銅の拡散を防止することができるバリア層が設けら
れる半導体装置およびその製法に関する。
うに微細配線が形成される半導体装置およびその製法に
関する。さらに詳しくは、微細化に伴って銅被膜配線が
用いられ、小さくなるコンタクト孔のエッジ部分にも充
分に銅の拡散を防止することができるバリア層が設けら
れる半導体装置およびその製法に関する。
【０００２】
【従来の技術】近年半導体装置の高集積化に伴い、配線
も非常に細く微細なものが要求されてきており、半導体
装置用配線として従来のＡｌなどに代えて電気抵抗の小
さい銅被膜を用いることが検討されている。しかし、銅
はシリコン酸化膜や半導体基板に拡散しマイグレーショ
ンをひき起こしやすい。この拡散を防止するため、通常
はＴｉ／ＴｉＮ、Ｔａ、ＴａＮなどのバリアメタル層を
設けてから銅被膜からなる配線を形成する方法が用いら
れている。
も非常に細く微細なものが要求されてきており、半導体
装置用配線として従来のＡｌなどに代えて電気抵抗の小
さい銅被膜を用いることが検討されている。しかし、銅
はシリコン酸化膜や半導体基板に拡散しマイグレーショ
ンをひき起こしやすい。この拡散を防止するため、通常
はＴｉ／ＴｉＮ、Ｔａ、ＴａＮなどのバリアメタル層を
設けてから銅被膜からなる配線を形成する方法が用いら
れている。
【０００３】このような銅被膜配線をコンタクトホール
に形成する方法は、図３に示されるように行われる。す
なわち、まず図３（ａ）に示されるように、半導体基板
１上のシリコン酸化膜２にフォトリソグラフィとエッチ
ングによりコンタクトホール３を設け、配線を接触させ
る層、たとえば半導体層を露出させる。
に形成する方法は、図３に示されるように行われる。す
なわち、まず図３（ａ）に示されるように、半導体基板
１上のシリコン酸化膜２にフォトリソグラフィとエッチ
ングによりコンタクトホール３を設け、配線を接触させ
る層、たとえば半導体層を露出させる。
【０００４】つぎに図３（ｂ）に示されるように、たと
えばＴｉとＴｉＮをそれぞれスパッタリングなどにより
積層してバリアメタル層５を設けて、所望のパターンに
形成する。その後、図３（ｃ）に示されるように、前記
バリアメタル層５上に銅被膜配線６をスパッタリングま
たはメッキ法により成膜する。
えばＴｉとＴｉＮをそれぞれスパッタリングなどにより
積層してバリアメタル層５を設けて、所望のパターンに
形成する。その後、図３（ｃ）に示されるように、前記
バリアメタル層５上に銅被膜配線６をスパッタリングま
たはメッキ法により成膜する。
【０００５】
【発明が解決しようとする課題】前述のように、銅被膜
の配線を形成する際に、銅の拡散を防止するバリアメタ
ル層がその下地として設けられるが、バリアメタル層は
スパッタリングまたは真空蒸着などにより設けられるた
め、図３（ｂ）に示されるように、コンタクトホール３
の底面のエッジ（ボトムエッジ）部分Ａにはバリアメタ
ルが付着しにくい。すなわち、スパッタリングなどの成
膜方法では、その金属原子がターゲットから飛散して基
板の表面などに付着することにより成膜されるため、深
い穴の底には入りにくく、とくに穴の底部のエッジ部分
には付着しにくい。その結果、コンタクトホール３の底
面のエッジ部分Ａがバリアメタル層５により完全には被
覆されず、その欠落部から銅被膜配線の銅が半導体基板
１やシリコン酸化膜２に拡散し、マイグレーションなど
の原因になるという問題がある。この問題は、コンタク
トホールの径が小さくなるほど顕著となり、配線の微細
化が進むにつれて一層重要な問題になる。
の配線を形成する際に、銅の拡散を防止するバリアメタ
ル層がその下地として設けられるが、バリアメタル層は
スパッタリングまたは真空蒸着などにより設けられるた
め、図３（ｂ）に示されるように、コンタクトホール３
の底面のエッジ（ボトムエッジ）部分Ａにはバリアメタ
ルが付着しにくい。すなわち、スパッタリングなどの成
膜方法では、その金属原子がターゲットから飛散して基
板の表面などに付着することにより成膜されるため、深
い穴の底には入りにくく、とくに穴の底部のエッジ部分
には付着しにくい。その結果、コンタクトホール３の底
面のエッジ部分Ａがバリアメタル層５により完全には被
覆されず、その欠落部から銅被膜配線の銅が半導体基板
１やシリコン酸化膜２に拡散し、マイグレーションなど
の原因になるという問題がある。この問題は、コンタク
トホールの径が小さくなるほど顕著となり、配線の微細
化が進むにつれて一層重要な問題になる。
【０００６】本発明は、このような問題を解決するため
になされたもので、銅被膜配線が設けられる半導体装置
で、コンタクトホールの径が小さくなっても、その銅の
拡散を防止することができるバリア層を充分に形成する
ことができる半導体装置およびその製法を提供すること
を目的とする。
になされたもので、銅被膜配線が設けられる半導体装置
で、コンタクトホールの径が小さくなっても、その銅の
拡散を防止することができるバリア層を充分に形成する
ことができる半導体装置およびその製法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、該半導体基板上に設けられ、少なくとも
シリコン酸化膜を有する絶縁膜と、該絶縁膜に設けられ
るコンタクトホールにより露出する半導体層または下層
配線と接触させて前記絶縁膜上に設けられる銅被膜配線
とを有する半導体装置であって、前記コンタクトホール
の側壁にシリコンチッ化膜からなるサイドウォールが設
けられ、該サイドウォールを被覆するようにバリアメタ
ル層を介して前記銅被膜配線が設けられている。
半導体基板と、該半導体基板上に設けられ、少なくとも
シリコン酸化膜を有する絶縁膜と、該絶縁膜に設けられ
るコンタクトホールにより露出する半導体層または下層
配線と接触させて前記絶縁膜上に設けられる銅被膜配線
とを有する半導体装置であって、前記コンタクトホール
の側壁にシリコンチッ化膜からなるサイドウォールが設
けられ、該サイドウォールを被覆するようにバリアメタ
ル層を介して前記銅被膜配線が設けられている。
【０００８】前記絶縁膜がシリコン酸化膜とシリコンチ
ッ化膜との複合絶縁膜であっても、シリコン酸化膜への
銅の拡散を防止することができる。
ッ化膜との複合絶縁膜であっても、シリコン酸化膜への
銅の拡散を防止することができる。
【０００９】また、本発明の半導体装置の製法は、半導
体基板上の絶縁膜にコンタクトホールを設け、該コンタ
クトホールにより露出する半導体層または下層配線と電
気的に接触するように銅被膜配線を設ける場合に、
（ａ）前記コンタクトホールを形成した後にシリコンチ
ッ化膜をＣＶＤ法により全面に堆積し、（ｂ）異方性ド
ライエッチングにより前記シリコンチッ化膜をエッチバ
ックして前記コンタクトホールの側壁にサイドウォール
を形成し、（ｃ）前記コンタクトホール内および前記絶
縁膜上に配線の所定のパターンでバリアメタル層を形成
し、（ｄ）前記バリアメタル層上に銅被膜配線を形成す
ることを特徴とする。
体基板上の絶縁膜にコンタクトホールを設け、該コンタ
クトホールにより露出する半導体層または下層配線と電
気的に接触するように銅被膜配線を設ける場合に、
（ａ）前記コンタクトホールを形成した後にシリコンチ
ッ化膜をＣＶＤ法により全面に堆積し、（ｂ）異方性ド
ライエッチングにより前記シリコンチッ化膜をエッチバ
ックして前記コンタクトホールの側壁にサイドウォール
を形成し、（ｃ）前記コンタクトホール内および前記絶
縁膜上に配線の所定のパターンでバリアメタル層を形成
し、（ｄ）前記バリアメタル層上に銅被膜配線を形成す
ることを特徴とする。
【００１０】
【発明の実施の形態】つぎに、本発明の半導体装置およ
びその製法について、図面を参照しながら説明をする。
びその製法について、図面を参照しながら説明をする。
【００１１】本発明の半導体装置は、図１（ｃ）にその
一実施形態の断面説明図が示されるように、シリコン基
板などからなる半導体基板１上のたとえば酸化シリコン
からなる絶縁膜２にコンタクトホール３を設けて半導体
基板１と電気的に接続させながら、その絶縁膜２上に銅
被膜配線６が形成される構造において、前記コンタクト
ホール３の側壁にシリコンチッ化膜からなるサイドウォ
ール４が設けられ、そのサイドウォール４を被覆するよ
うにバリアメタル層５を介して銅被膜配線６が設けられ
ている。
一実施形態の断面説明図が示されるように、シリコン基
板などからなる半導体基板１上のたとえば酸化シリコン
からなる絶縁膜２にコンタクトホール３を設けて半導体
基板１と電気的に接続させながら、その絶縁膜２上に銅
被膜配線６が形成される構造において、前記コンタクト
ホール３の側壁にシリコンチッ化膜からなるサイドウォ
ール４が設けられ、そのサイドウォール４を被覆するよ
うにバリアメタル層５を介して銅被膜配線６が設けられ
ている。
【００１２】すなわち、従来銅の拡散を防止するバリア
層として、配線の下地膜としては電気伝導性が要求され
ることもあり、前述のようにＴｉ／ＴｉＮ、Ｔａ、Ｔａ
Ｎなどの金属層が用いられているが、本発明者は銅被膜
配線の銅が半導体基板やシリコン酸化膜に拡散する問題
について鋭意検討を重ねた結果、銅の拡散防止層として
は、これらの金属層よりむしろシリコンチッ化膜の方が
一段と優れていることを見出した。しかもシリコンチッ
化膜はＣＶＤ法により成膜することができるため、コン
タクトホールの底面のエッジ部分にも成膜することがで
きることに着目し、本発明を完成した。
層として、配線の下地膜としては電気伝導性が要求され
ることもあり、前述のようにＴｉ／ＴｉＮ、Ｔａ、Ｔａ
Ｎなどの金属層が用いられているが、本発明者は銅被膜
配線の銅が半導体基板やシリコン酸化膜に拡散する問題
について鋭意検討を重ねた結果、銅の拡散防止層として
は、これらの金属層よりむしろシリコンチッ化膜の方が
一段と優れていることを見出した。しかもシリコンチッ
化膜はＣＶＤ法により成膜することができるため、コン
タクトホールの底面のエッジ部分にも成膜することがで
きることに着目し、本発明を完成した。
【００１３】サイドウォール４は、たとえばシリコンチ
ッ化膜をＣＶＤ法により全面に成膜し、異方性ドライエ
ッチングによるエッチバックを行うことにより形成され
る。すなわち、ＣＶＤ法によれば、スパッタリング法な
どの成膜材料の原子を飛散させて付着させるのではな
く、気相の化学反応により成膜するものであるため、コ
ンタクトホール３の底面にも充分に成膜される。そし
て、たとえばＲＩＥ法などの異方性ドライエッチングを
行うことにより、縦方向にのみエッチングされるため、
平面に面した部分は完全にエッチングされ、コンタクト
ホール３内のコンタクト面である半導体基板１を露出さ
せ、コンタクトホール３の側面のように平面に垂直な部
分では上方がエッチングされるだけで下面側はエッチン
グされないで残存し、サイドウォール４が形成される。
したがって、図１（ｃ）に示されるように、コンタクト
ホール４の底面のエッジ部分もシリコンチッ化膜からな
るサイドウォール４により完全に被覆される。このサイ
ドウォール４の厚さは、コンタクトホール３の径、バリ
アメタルのバリア性、などの条件によっても異なるが、
たとえばコンタクトホールの内径が０.３μｍ程度の大
きさの場合に、１０〜５０ｎｍ程度残存するように形成
される。
ッ化膜をＣＶＤ法により全面に成膜し、異方性ドライエ
ッチングによるエッチバックを行うことにより形成され
る。すなわち、ＣＶＤ法によれば、スパッタリング法な
どの成膜材料の原子を飛散させて付着させるのではな
く、気相の化学反応により成膜するものであるため、コ
ンタクトホール３の底面にも充分に成膜される。そし
て、たとえばＲＩＥ法などの異方性ドライエッチングを
行うことにより、縦方向にのみエッチングされるため、
平面に面した部分は完全にエッチングされ、コンタクト
ホール３内のコンタクト面である半導体基板１を露出さ
せ、コンタクトホール３の側面のように平面に垂直な部
分では上方がエッチングされるだけで下面側はエッチン
グされないで残存し、サイドウォール４が形成される。
したがって、図１（ｃ）に示されるように、コンタクト
ホール４の底面のエッジ部分もシリコンチッ化膜からな
るサイドウォール４により完全に被覆される。このサイ
ドウォール４の厚さは、コンタクトホール３の径、バリ
アメタルのバリア性、などの条件によっても異なるが、
たとえばコンタクトホールの内径が０.３μｍ程度の大
きさの場合に、１０〜５０ｎｍ程度残存するように形成
される。
【００１４】バリアメタル層５は、従来と同様に、Ｔｉ
／ＴｉＮ、Ｔａ、ＴａＮなどの金属層を、スパッタリン
グまたは真空蒸着法などにより成膜することにより形成
される。しかし、コンタクトホール内のバリア性はサイ
ドウォール４により相当部分が確保されており、平面部
分のシリコン酸化膜上のバリア性を確保することができ
る程度設けられればよい。また、バリアメタル層５は、
従来と同様にスパッタリング法などにより設けられるた
め、コンタクトホール３の底面のエッジ（ボトムエッ
ジ）部分には成膜されないが、そのエッジ部分にはシリ
コンチッ化膜が成膜されているため、シリコンチッ化膜
によりバリア性が確保される。このバリアメタル層５
は、つぎの銅被膜と共に、たとえばリフトオフ法により
形成してもよく、また、全面に成膜後にエッチングによ
りパターニングして形成してもよい。
／ＴｉＮ、Ｔａ、ＴａＮなどの金属層を、スパッタリン
グまたは真空蒸着法などにより成膜することにより形成
される。しかし、コンタクトホール内のバリア性はサイ
ドウォール４により相当部分が確保されており、平面部
分のシリコン酸化膜上のバリア性を確保することができ
る程度設けられればよい。また、バリアメタル層５は、
従来と同様にスパッタリング法などにより設けられるた
め、コンタクトホール３の底面のエッジ（ボトムエッ
ジ）部分には成膜されないが、そのエッジ部分にはシリ
コンチッ化膜が成膜されているため、シリコンチッ化膜
によりバリア性が確保される。このバリアメタル層５
は、つぎの銅被膜と共に、たとえばリフトオフ法により
形成してもよく、また、全面に成膜後にエッチングによ
りパターニングして形成してもよい。
【００１５】銅被膜配線６は、バリアメタル層５と同様
にスパッタリングなどにより成膜することもできるが、
エッチングがしにくく、リフトオフ法によるか、バリア
メタルを下地層としてメッキ法により成膜することが好
ましい。メッキ法による場合、無電解メッキ法または電
解メッキ法により成膜することができるが、電解メッキ
法による場合でも、下地層として銅を無電解メッキ法に
より薄く成膜することが電解メッキの際の下地層の電気
抵抗を小さくすることができるため好ましい。銅を無電
解メッキにより成膜する場合でも、無電解メッキの下地
層としてパラジウム（Ｐｄ2+）のモノレイヤーを設けて
おくことにより、抵抗の小さい銅被膜配線を形成するこ
とができる。
にスパッタリングなどにより成膜することもできるが、
エッチングがしにくく、リフトオフ法によるか、バリア
メタルを下地層としてメッキ法により成膜することが好
ましい。メッキ法による場合、無電解メッキ法または電
解メッキ法により成膜することができるが、電解メッキ
法による場合でも、下地層として銅を無電解メッキ法に
より薄く成膜することが電解メッキの際の下地層の電気
抵抗を小さくすることができるため好ましい。銅を無電
解メッキにより成膜する場合でも、無電解メッキの下地
層としてパラジウム（Ｐｄ2+）のモノレイヤーを設けて
おくことにより、抵抗の小さい銅被膜配線を形成するこ
とができる。
【００１６】本発明の半導体装置によれば、コンタクト
ホールの側壁にシリコンチッ化膜からなるサイドウォー
ルが設けられている。このシリコンチッ化膜は、ＣＶＤ
法により成膜されるため、小さい径のコンタクトホール
でもその内部に充分に成膜することができる。そして、
エッチバック（異方性エッチング）することによりサイ
ドウォールが形成されているため、サイドウォールの下
側はエッチングされず、コンタクトホールの底面のエッ
ジ部分も充分にシリコンチッ化膜により被覆されると共
に、コンタクト面となるコンタクトホール内の半導体基
板は露出する。一方、銅の拡散防止の機能に関しては、
シリコンチッ化膜はＴｉ／ＴｉＮなどのバリアメタルよ
り優れており、エッジ部分のバリア性およびコンタクト
ホールの側壁のバリア性が充分に保持される。その結
果、コンタクトホールの径が小さくても、銅の拡散を完
全に防止することができる銅被膜配線を形成することが
でき、とくに、コンタクトホールの径が微細化された半
導体装置の場合に効果が大きい。
ホールの側壁にシリコンチッ化膜からなるサイドウォー
ルが設けられている。このシリコンチッ化膜は、ＣＶＤ
法により成膜されるため、小さい径のコンタクトホール
でもその内部に充分に成膜することができる。そして、
エッチバック（異方性エッチング）することによりサイ
ドウォールが形成されているため、サイドウォールの下
側はエッチングされず、コンタクトホールの底面のエッ
ジ部分も充分にシリコンチッ化膜により被覆されると共
に、コンタクト面となるコンタクトホール内の半導体基
板は露出する。一方、銅の拡散防止の機能に関しては、
シリコンチッ化膜はＴｉ／ＴｉＮなどのバリアメタルよ
り優れており、エッジ部分のバリア性およびコンタクト
ホールの側壁のバリア性が充分に保持される。その結
果、コンタクトホールの径が小さくても、銅の拡散を完
全に防止することができる銅被膜配線を形成することが
でき、とくに、コンタクトホールの径が微細化された半
導体装置の場合に効果が大きい。
【００１７】つぎに、図１を参照しながらこの半導体装
置の製法について説明をする。
置の製法について説明をする。
【００１８】まず、図１（ａ）に示されるように、半導
体基板１の表面に形成されたシリコン酸化膜などからな
る絶縁膜２の表面に図示しないレジスト膜を設け、コン
タクトホールの形成部分を目抜いたマスクを形成し、エ
ッチングによりコンタクトホール３を形成する。そし
て、全面にＣＶＤ法によりシリコンチッ化膜４ａを成膜
する。このＣＶＤ法は、形成する配線が最初に形成する
配線（第１層配線）であれば温度を上昇させることがで
きるため、減圧ＣＶＤ法により成膜することができる。
しかし、すでにＣｕやＡｌなどの配線が形成されている
２層目以上の配線の場合には、減圧ＣＶＤのように７０
０℃以上に温度を上昇することができないため、プラズ
マＣＶＤ法により成膜する。
体基板１の表面に形成されたシリコン酸化膜などからな
る絶縁膜２の表面に図示しないレジスト膜を設け、コン
タクトホールの形成部分を目抜いたマスクを形成し、エ
ッチングによりコンタクトホール３を形成する。そし
て、全面にＣＶＤ法によりシリコンチッ化膜４ａを成膜
する。このＣＶＤ法は、形成する配線が最初に形成する
配線（第１層配線）であれば温度を上昇させることがで
きるため、減圧ＣＶＤ法により成膜することができる。
しかし、すでにＣｕやＡｌなどの配線が形成されている
２層目以上の配線の場合には、減圧ＣＶＤのように７０
０℃以上に温度を上昇することができないため、プラズ
マＣＶＤ法により成膜する。
【００１９】つぎに、たとえばフッ素や塩素などを含む
エッチングガスに高周波電圧を加えて放電させる反応性
イオンエッチングによりエッチバックをする。その結
果、図１（ｂ）に示されるように、コンタクトホール３
により露出した半導体基板１および絶縁膜２の表面のシ
リコンチッ化膜４ａは除去され、コンタクトホール３の
側壁のみにシリコンチッ化膜が残存し、サイドウォール
４が形成される。このサイドウォール４は、上面側では
エッチングされて薄くなるが、底面側は殆どエッチング
されず、厚いまま残存する。その結果、コンタクトホー
ル３の底面のエッジ部分はシリコンチッ化膜により完全
に被覆されている。
エッチングガスに高周波電圧を加えて放電させる反応性
イオンエッチングによりエッチバックをする。その結
果、図１（ｂ）に示されるように、コンタクトホール３
により露出した半導体基板１および絶縁膜２の表面のシ
リコンチッ化膜４ａは除去され、コンタクトホール３の
側壁のみにシリコンチッ化膜が残存し、サイドウォール
４が形成される。このサイドウォール４は、上面側では
エッチングされて薄くなるが、底面側は殆どエッチング
されず、厚いまま残存する。その結果、コンタクトホー
ル３の底面のエッジ部分はシリコンチッ化膜により完全
に被覆されている。
【００２０】つぎに、図１（ｃ）に示されるように、ス
パッタリング法により、ＴｉおよびＴｉＮを順次成膜し
てパターニングをし、Ｔｉ／ＴｉＮからなるバリアメタ
ル層５を成膜し、さらに無電解メッキ法により銅被膜配
線６を数μｍの厚さ形成する。無電解メッキ法により銅
被膜を形成する場合は、前述のように、Ｐｄ2+のモノレ
イヤーを形成し、その後無電解メッキをすることが好ま
しい。その結果、図１（ｃ）に示されるように、コンタ
クトホール３内および絶縁膜２上の所望の場所に銅被膜
が成膜され、所望のパターンで銅被膜配線６が形成され
る。
パッタリング法により、ＴｉおよびＴｉＮを順次成膜し
てパターニングをし、Ｔｉ／ＴｉＮからなるバリアメタ
ル層５を成膜し、さらに無電解メッキ法により銅被膜配
線６を数μｍの厚さ形成する。無電解メッキ法により銅
被膜を形成する場合は、前述のように、Ｐｄ2+のモノレ
イヤーを形成し、その後無電解メッキをすることが好ま
しい。その結果、図１（ｃ）に示されるように、コンタ
クトホール３内および絶縁膜２上の所望の場所に銅被膜
が成膜され、所望のパターンで銅被膜配線６が形成され
る。
【００２１】前述の例では、絶縁膜２がシリコン酸化膜
の１層からなる例であったが、たとえば図２（ｃ）に断
面図が示されるように、シリコン酸化膜とシリコンチッ
化膜との複層により形成される場合でも、シリコン酸化
膜に銅が拡散するのを防止することができ、本発明のよ
うにコンタクトホールの側壁にシリコンチッ化膜からな
るサイドウォールを形成することにより、コンタクトホ
ールの側壁およびボトムエッジをシリコンチッ化膜によ
り完全に被覆することができ、銅の拡散防止の効果が向
上する。
の１層からなる例であったが、たとえば図２（ｃ）に断
面図が示されるように、シリコン酸化膜とシリコンチッ
化膜との複層により形成される場合でも、シリコン酸化
膜に銅が拡散するのを防止することができ、本発明のよ
うにコンタクトホールの側壁にシリコンチッ化膜からな
るサイドウォールを形成することにより、コンタクトホ
ールの側壁およびボトムエッジをシリコンチッ化膜によ
り完全に被覆することができ、銅の拡散防止の効果が向
上する。
【００２２】図２（ａ）〜（ｃ）に示される例は、下層
の銅被膜配線６上に層間絶縁膜２１〜２４を介して銅被
膜配線を形成する例で、まず、図２（ａ）に示されるよ
うに、下層配線６上に銅配線からの拡散を防止するため
の第１のシリコンチッ化膜２１が設けられ、その上に第
１のシリコン酸化膜２２、第２のシリコンチッ化膜２３
が順次プラズマＣＶＤ法などにより成膜され、第２のシ
リコンチッ化膜２３に第１のコンタクトホール３１の開
口部を形成する。
の銅被膜配線６上に層間絶縁膜２１〜２４を介して銅被
膜配線を形成する例で、まず、図２（ａ）に示されるよ
うに、下層配線６上に銅配線からの拡散を防止するため
の第１のシリコンチッ化膜２１が設けられ、その上に第
１のシリコン酸化膜２２、第２のシリコンチッ化膜２３
が順次プラズマＣＶＤ法などにより成膜され、第２のシ
リコンチッ化膜２３に第１のコンタクトホール３１の開
口部を形成する。
【００２３】ついで、図２（ｂ）に示されるように、第
２のシリコン酸化膜２４を設け、コンタクトホール３１
より大きい径の第２のコンタクトホール３２を形成す
る。その際にシリコン酸化膜２４、２２のみがエッチン
グされるため、第２のシリコンチッ化膜２３の第１のコ
ンタクトホール３１により露出する第１のシリコン酸化
膜２２の部分もエッチングされる。
２のシリコン酸化膜２４を設け、コンタクトホール３１
より大きい径の第２のコンタクトホール３２を形成す
る。その際にシリコン酸化膜２４、２２のみがエッチン
グされるため、第２のシリコンチッ化膜２３の第１のコ
ンタクトホール３１により露出する第１のシリコン酸化
膜２２の部分もエッチングされる。
【００２４】つぎに、シリコンチッ化膜のみをエッチン
グするエッチャントによりエッチングすることにより開
口部に露出するシリコンチッ化膜の部分のみがエッチン
グされ、下層配線６が露出する。そして、さらにシリコ
ンチッ化膜をプラズマＣＶＤ法などにより成膜し、前述
のようにエッチバックすることにより、図２（ｃ）に示
されるように、第１および第２のコンタクトホール３
１、３２の側壁のみにシリコンチッ化膜のサイドウォー
ル４１、４２が形成される。この後、図示されていない
が、前述と同様にバリアメタル層および銅被膜を成膜す
ることによりコンタクトホールでの銅の拡散を充分に防
止した銅被膜配線が得られる。
グするエッチャントによりエッチングすることにより開
口部に露出するシリコンチッ化膜の部分のみがエッチン
グされ、下層配線６が露出する。そして、さらにシリコ
ンチッ化膜をプラズマＣＶＤ法などにより成膜し、前述
のようにエッチバックすることにより、図２（ｃ）に示
されるように、第１および第２のコンタクトホール３
１、３２の側壁のみにシリコンチッ化膜のサイドウォー
ル４１、４２が形成される。この後、図示されていない
が、前述と同様にバリアメタル層および銅被膜を成膜す
ることによりコンタクトホールでの銅の拡散を充分に防
止した銅被膜配線が得られる。
【００２５】
【発明の効果】本発明によれば、半導体装置の高集積化
に伴う配線の微細化によりコンタクトホールが非常に小
さくなっても、銅の拡散を充分に防止しながら銅被膜配
線を設けることができる。その結果、今後益々微細化す
る半導体装置の配線を低抵抗で信頼性よく形成すること
ができ、さらなる半導体装置の高集積化に大きく寄与す
る。
に伴う配線の微細化によりコンタクトホールが非常に小
さくなっても、銅の拡散を充分に防止しながら銅被膜配
線を設けることができる。その結果、今後益々微細化す
る半導体装置の配線を低抵抗で信頼性よく形成すること
ができ、さらなる半導体装置の高集積化に大きく寄与す
る。
【図１】本発明の半導体装置の製法における一実施形態
の工程説明図である。
の工程説明図である。
【図２】本発明の半導体装置の製法における他の実施形
態の工程説明図である。
態の工程説明図である。
【図３】従来の半導体装置のコンタクトホールに配線を
形成する際の説明図である。
形成する際の説明図である。
１ 半導体基板 ２ 絶縁膜 ３ コンタクトホール ４ サイドウォール ５ バリアメタル層 ６ 銅被膜配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB14 BB17 BB32 CC01 DD04 DD17 DD52 DD53 DD68 FF16 FF22 HH04 5F033 HH11 HH18 HH21 HH32 HH33 JJ01 JJ11 JJ18 JJ21 JJ32 JJ33 KK01 KK09 KK11 MM02 MM08 MM12 MM13 NN06 NN07 PP15 PP19 PP27 PP28 QQ09 QQ13 QQ16 QQ37 QQ41 RR04 RR06 SS13 SS15 TT02 TT06 TT07 XX28
Claims (3)
- 【請求項１】 半導体基板と、該半導体基板上に設けら
れ、少なくともシリコン酸化膜を有する絶縁膜と、該絶
縁膜に設けられるコンタクトホールにより露出する半導
体層または下層配線と接触させて前記絶縁膜上に設けら
れる銅被膜配線とを有する半導体装置であって、前記コ
ンタクトホールの側壁にシリコンチッ化膜からなるサイ
ドウォールが設けられ、該サイドウォールを被覆するよ
うにバリアメタル層を介して前記銅被膜配線が設けられ
てなる半導体装置。 - 【請求項２】 前記絶縁膜がシリコン酸化膜とシリコン
チッ化膜との複合絶縁膜である請求項１記載の半導体装
置。 - 【請求項３】 半導体基板上の絶縁膜にコンタクトホー
ルを設け、該コンタクトホールにより露出する半導体層
または下層配線と電気的に接触するように銅被膜配線を
設ける半導体装置の製法であって、（ａ）前記コンタク
トホールを形成した後にシリコンチッ化膜をＣＶＤ法に
より全面に堆積し、（ｂ）異方性ドライエッチングによ
り前記シリコンチッ化膜をエッチバックして前記コンタ
クトホールの側壁にサイドウォールを形成し、（ｃ）前
記コンタクトホール内および前記絶縁膜上に配線の所定
のパターンでバリアメタル層を形成し、（ｄ）前記バリ
アメタル層上に銅被膜配線を形成することを特徴とする
半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30273599A JP2001127153A (ja) | 1999-10-25 | 1999-10-25 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30273599A JP2001127153A (ja) | 1999-10-25 | 1999-10-25 | 半導体装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127153A true JP2001127153A (ja) | 2001-05-11 |
Family
ID=17912533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30273599A Pending JP2001127153A (ja) | 1999-10-25 | 1999-10-25 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127153A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038283A (ko) * | 2002-10-31 | 2004-05-08 | 아남반도체 주식회사 | 반도체 소자의 콘텍 및 비아 홀 플러그 형성방법 |
| KR100648634B1 (ko) | 2005-01-21 | 2006-11-23 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US8125084B2 (en) | 2006-10-12 | 2012-02-28 | Rohm Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| WO2012127861A1 (ja) * | 2011-03-22 | 2012-09-27 | パナソニック株式会社 | 不揮発性記憶装置の製造方法 |
| CN103390628A (zh) * | 2012-05-08 | 2013-11-13 | 复旦大学 | 集成于集成电路的后端结构的电阻型存储器及其制备方法 |
-
1999
- 1999-10-25 JP JP30273599A patent/JP2001127153A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038283A (ko) * | 2002-10-31 | 2004-05-08 | 아남반도체 주식회사 | 반도체 소자의 콘텍 및 비아 홀 플러그 형성방법 |
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| CN103210491A (zh) * | 2011-03-22 | 2013-07-17 | 松下电器产业株式会社 | 非易失性存储装置的制造方法 |
| JP5324724B2 (ja) * | 2011-03-22 | 2013-10-23 | パナソニック株式会社 | 不揮発性記憶装置の製造方法 |
| US8900965B2 (en) | 2011-03-22 | 2014-12-02 | Panasonic Corporation | Nonvolatile memory device manufacturing method |
| CN103210491B (zh) * | 2011-03-22 | 2015-09-09 | 松下电器产业株式会社 | 非易失性存储装置的制造方法 |
| CN103390628A (zh) * | 2012-05-08 | 2013-11-13 | 复旦大学 | 集成于集成电路的后端结构的电阻型存储器及其制备方法 |
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