JPH11121622A - 半導体素子のコンタクト形成方法 - Google Patents
半導体素子のコンタクト形成方法Info
- Publication number
- JPH11121622A JPH11121622A JP10144143A JP14414398A JPH11121622A JP H11121622 A JPH11121622 A JP H11121622A JP 10144143 A JP10144143 A JP 10144143A JP 14414398 A JP14414398 A JP 14414398A JP H11121622 A JPH11121622 A JP H11121622A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- contact hole
- contact
- thin film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 28
- 239000010409 thin film Substances 0.000 claims description 28
- 239000010408 film Substances 0.000 claims description 27
- 229910021332 silicide Inorganic materials 0.000 claims description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 239000003870 refractory metal Substances 0.000 claims description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 4
- 230000002265 prevention Effects 0.000 claims description 4
- 238000007872 degassing Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 230000008929 regeneration Effects 0.000 claims description 3
- 238000011069 regeneration method Methods 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 238000002156 mixing Methods 0.000 claims 2
- 238000007781 pre-processing Methods 0.000 claims 2
- 239000000126 substance Substances 0.000 claims 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 1
- 238000005979 thermal decomposition reaction Methods 0.000 abstract description 6
- 238000000151 deposition Methods 0.000 abstract description 3
- 150000004767 nitrides Chemical class 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 150000002222 fluorine compounds Chemical class 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
のコンタクト形成方法を提供する。 【解決手段】 コンタクトの形成時に生成可能な不導体
薄膜は、コンタクトホールの形成直後、高周波前処理す
るか、熱的に分解することにより取り除かれる。また、
不導体薄膜の再生成は、コンタクトホールに充填される
耐熱金属物質20の被着直前、所定の混合比率を有する
混合ガスの雰囲気中で窒化チタンの反応防止膜18をコ
ンタクトホールの上面に被着することにより防止され
る。
Description
製造時、多層の導電層を相互に電気的に連結するための
相互連結方法に係り、特に、コンタクト抵抗を低減する
ことのできる半導体素子のコンタクト形成方法に関す
る。
技術の進歩により著ぢるしく高集積化が進んでいる。す
なわち、VLSI(Very Large-Scale Integration )時
代から64ビットのMPU(Micro Processor Units)又
は数百メガ乃至数ギガビット級のDRAM(Dynamic Ra
ndom Access Memories)のULSI(Ultra Large-Scale
Integration)時代へと進んでいる。これに供なって、
素子を構成する多層の導電層を相互に電気的に連結する
ための技術もより難しくなりつつある。
成した後、素子製造の最後段階としてのコンタクト形成
は多層の導電層を相互に電気的に連結するために行われ
る。
理デバイスの製造時は多層配線用として約 0.4μm 以下
の直径を持つ微細コンタクトを採用する。その場合、コ
ンタクトは層間絶縁膜を介してシリサイド層と耐熱性金
属層との間に形成される。しかしながら、コンタクトを
形成するための製造工程により不導体薄膜が形成されコ
ンタクト部分の抵抗が予測以上に増えるという問題があ
る。したがって、コンタクト特性を良好にするために
は、コンタクト抵抗を低減することのできるコンタクト
形成方法が強く求められる。
を低減することのできる半導体素子のコンタクト形成方
法を提供することにある。
ことなく、低抵抗のコンタクトを形成することのできる
半導体素子のコンタクト形成方法を提供することにあ
る。
と耐熱性金属層とのコンタクト特性を良好にする半導体
素子のコンタクト形成方法を提供することにある。
るために、本発明に従う半導体素子のコンタクト形成方
法においては、コンタクトの形成時に生成可能な不導体
薄膜は、コンタクトホールの形成直後、比較的高周波で
前処理(precleaning) するか、熱的に分解することによ
り取り除かれる。また、不導体薄膜の再生成は、コンタ
クトホールに充填される耐熱金属物質の塗布直前、所定
の注入比率を有する混合ガスの雰囲気で反応防止膜をコ
ンタクトホールの上面に塗布することにより防止され
る。
はフッ素化合物などの不導体薄膜が存在しないので、コ
ンタクト特性は良好になる。
の形態を添付図面を参照して詳細に説明する。図面中、
同一の構成要素及び部分には、同一の符号を使用する。
なお、以下の説明においては、具体的な実施の形態が例
示されるが、本発明はこれに限定されるものではなく、
各種の変形が当技術分野の通常の知識を持つ者により可
能なことは明らかである。また、関連する周知技術につ
いては適宜説明を省略する。
た背景を簡単に説明する。半導体論理デバイスなどの製
造分野で微細コンタクトを形成するために、約 0.4μm
以下の直径を持つコンタクトホールがチタンシリサイド
層の上部が露出するように通常の乾式食刻工程により層
間絶縁膜に形成される。このコンタクトホールにタング
ステンなどの金属を化学気相蒸着法(CVD)で充填
し、その上部にアルミニウムなどの金属を被着すること
によりコンタクトの製造は完了する。しかしながら、チ
タンシリサイド層とタングステン金属層とのコンタクト
抵抗は予測値以上に増え、電気伝導度が悪化する。
を重ね、SEM(Scanning Electron Microscope) を用
いて界面状態を観察したところ、チタンシリサイド層と
タングステン金属層との界面に不導体薄膜であるTiF
x(ここで、xは自然数)が存在するということを見出
した。このような不導体薄膜がコンタクト界面部の抵抗
を予想外に増加させる原因であった。
果、コンタクト形成のために乾式食刻工程とタングステ
ンCVD工程とで必ず用いられるガス、例えばCF4 ,
CHF3 又はWF6 のフッ素(F)成分とチタンシリサ
イド(TiSi2 )のTiとが工程進行中に相互化学反
応してTiFxを生成するということがわかった。フッ
素化合物の不導体薄膜は数十乃至数百Å程度で非常に薄
いため、発見しにくい。かつ、その生成原因もわかりに
くい。そのようなTiFx膜はコンタクトホールの形成
後、通常にホール内の不純物を取り除くために行われる
エッチング又は硫酸ストリップ工程によっても容易に取
り除くことができない。したがって、コンタクトの高抵
抗の原因を糾明することが困難であった。しかしなが
ら、本発明者らは約200Åの不導体薄膜をSEMを用
いて見出してその生成原因を糾明した。
成された不導体薄膜を取り除く方法をMOSトランジス
タを例にして添付図面を参照して説明する。図1を参照
すれば、半導体基板2には、ドレイン領域5及びソース
領域4を有しており、ゲート絶縁膜6を介してポリシリ
コン材質のゲート10を有する一つのMOSトランジス
タが形成される。ゲート10の厚さは約3000Åであ
る。
知のエッチバック工程により形成される。素子の動作特
性を改善するためにゲート10の上部とドレイン領域5
及びソース領域4の上部には、チタンなどの耐熱金属シ
リサイド層12が形成される。
れるシリサイド層12はチタンポリサイド層であり、ド
レイン領域5及びソース領域4の上部に形成されるシリ
サイド層12はチタンシリサイド層である。図1に示し
た構造の詳細な製造工程は本分野では周知である。
示す素子断面図である。多数のコンタクトホール21
は、図1の構造に加えて層間絶縁膜として酸化膜14を
約13,500Åの厚さに蒸着した後、写真食刻工程に
よりフォトレジスト層19の下部の露出酸化膜14を反
応性イオン食刻法(RIE)を用いてCHF3 ガスの雰
囲気で乾式食刻することにより形成される。したがっ
て、耐熱金属シリサイド層12の一部はコンタクトホー
ル21により露出される。ここで、コンタクトホール2
1の直径は約 0.4μm である。
イド層12内のチタンとが反応してフッ素化合物である
不導体薄膜が生成されるので、本実施例の場合には比較
的高い電磁波で高周波前処理工程を行うか、熱的分解工
程を行う。高周波前処理工程は、例えばAMEE(Appl
ied Magnetic Enhanced Etcher)装備を用いて、高周波
のパワーを約300〜400ワット程度に維持させた状
態で行われる。この高周波前処理工程を行うことにより
不導体薄膜は食刻されて除去される。しかし、この高周
波前処理工程を行わない場合には、不導体薄膜を取り除
くために熱的分解工程を約460〜560℃の範囲の温
度でガス抜きにより行う。不導体薄膜は400℃以下で
溶融されるので、このガス抜き工程によって気体状態と
なって揮発する。ここで、不導体薄膜を取り除くために
は、高周波前処理工程又は熱的分解工程を選択的に施す
ことができるが、場合によっては二つの工程を連続的に
施してもよい。
解工程後、金属被着工程で再び不導体薄膜がコンタクト
の界面部に生成されることがある。これを防止するた
め、図3に示したように、露出された耐熱金属シリサイ
ド層12の上に約100〜200Åのチタン膜16と約
400〜700Åの窒化チタン膜18とを順次蒸着す
る。ここで、膜16,18の蒸着工程は、コンタクトホ
ール21内に充填される耐熱金属物質、例えばタングス
テンをCVDで被着する直前に行われる。窒化チタン膜
18はフッ素イオンが下部の耐熱金属シリサイド膜12
に浸透しないようにする反応防止膜の役割を果たす。窒
化チタン膜18の形成後、タングステンのような金属を
SiH4 とWF6 の混合ガスの雰囲気でCVDにより蒸
着する。その結果、タングステンコンタクトプラグ20
がコンタクトホール21内に充填される。ここで、反応
防止膜18により不導体薄膜の生成が防止される。な
お、SiH4 とWF6 の混合ガスの量は不導体薄膜の生
成を防止するために約1:8程度に維持することが望ま
しい。コンタクトプラグ20の形成後、配線用の金属、
例えばアルミニウムを蒸着して配線層22を形成する
と、コンタクトの製造工程は完成する。
ンタクトの界面部にはフッ素化合物である不導体薄膜が
除去又は防止されて存在しないので、良好なコンタクト
特性が得られる。
本発明の技術的な思想を逸脱しない範囲内で多様な変化
及び変形が可能なことは、本分野における通常の知識を
有する者には明らかである。例えば、シリサイド層はチ
タンシリサイドだけでなく、モリブデン、タンタル、タ
ングステンその他の金属を耐熱金属として用いてシリサ
イドとすることもできる。
の抵抗を低減することにより半導体素子の動作信頼性を
改善することが出来るという利点がある。
クト形成のための工程順序を示す断面図(その1)。
クト形成のための工程順序を示す断面図(その2)。
クト形成のための工程順序を示す断面図(その3)。
Claims (11)
- 【請求項1】 コンタクトホールの形成直後、高周波前
処理を行いコンタクトの形成時に生成可能な不導体薄膜
を除去する工程と、 前記コンタクトホールに充填される耐熱金属物質の塗布
の直前に前記コンタクトホールの上面に反応防止膜を塗
布し、前記不導体薄膜の再生成を防止する工程と、を含
むことを特徴とする半導体素子のコンタクト形成方法。 - 【請求項2】 前記高周波前処理は、食刻装備を用い高
周波パワーを約300〜400ワットの範囲で行うこと
を特徴とする請求項1に記載の方法。 - 【請求項3】 前記反応防止膜は、窒化チタン膜である
ことを特徴とする請求項1に記載の方法。 - 【請求項4】 前記耐熱金属物質は、タングステンであ
ることを特徴とする請求項1に記載の方法。 - 【請求項5】 MOSトランジスタのゲートの上部及び
ドレインとソース領域の上部に形成されるシリサイド層
を覆う層間絶縁膜の一部を異方性食刻し、前記シリサイ
ド層の一部にコンタクトホールを形成する工程と、 高周波前処理を行い、前記コンタクトホールに生成可能
なフッ素系列の不導体薄膜を取り除く工程と、 前記コンタクトホールの上面に反応防止膜を塗布する工
程と、 前記コンタクトホールに耐熱金属物質を化学気相蒸着法
で充填する工程と、を含むことを特徴とするMOSトラ
ンジスタのコンタクト形成方法。 - 【請求項6】 前記高周波前処理は、食刻装備を用い高
周波パワーを約300〜400ワットとして行うことを
特徴とする請求項5に記載の方法。 - 【請求項7】 前記反応防止膜は、窒化チタン膜である
ことを特徴とする請求項5に記載の方法。 - 【請求項8】 前記耐熱金属物質は、タングステンであ
ることを特徴とする請求項5に記載の方法。 - 【請求項9】 コンタクトホールの形成直後、高周波前
処理を行い、乾式食刻工程中に生成可能な金属シリサイ
ド層の上部の不導体薄膜を除去する工程と、 前記コンタクトホールに充填される耐熱金属物質の塗布
直前、所定の混合比率を有する混合ガスの雰囲気で反応
防止膜を前記コンタクトホールの上面に塗布し、前記不
導体薄膜の再生成を防止する工程と、を含むことを特徴
とする半導体素子のコンタクト形成方法。 - 【請求項10】 前記不導体薄膜を、前記高周波前処理
に替えてガス抜きにより熱的に分解することを特徴とす
る請求項9に記載の方法。 - 【請求項11】 前記混合ガスは、SiH4 とWF6 と
からなり、SiH4とWF6 の混合比率は1:8である
ことを特徴とする請求項9に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970051426A KR100251225B1 (ko) | 1997-10-07 | 1997-10-07 | 콘택저항을 감소시키기 위한 반도체 소자의 콘택형성 방법 |
KR1997P-51426 | 1997-10-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11121622A true JPH11121622A (ja) | 1999-04-30 |
Family
ID=19522326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10144143A Pending JPH11121622A (ja) | 1997-10-07 | 1998-05-26 | 半導体素子のコンタクト形成方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH11121622A (ja) |
KR (1) | KR100251225B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101044384B1 (ko) | 2004-03-18 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 레지스터 형성방법 |
CN102376686A (zh) * | 2010-08-11 | 2012-03-14 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
CN102376625A (zh) * | 2010-08-11 | 2012-03-14 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
US9748391B2 (en) | 2005-02-23 | 2017-08-29 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100477817B1 (ko) * | 1997-12-27 | 2005-07-04 | 주식회사 하이닉스반도체 | 반도체장치제조방법 |
-
1997
- 1997-10-07 KR KR1019970051426A patent/KR100251225B1/ko not_active IP Right Cessation
-
1998
- 1998-05-26 JP JP10144143A patent/JPH11121622A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101044384B1 (ko) | 2004-03-18 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 레지스터 형성방법 |
US9748391B2 (en) | 2005-02-23 | 2017-08-29 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
US10121897B2 (en) | 2005-02-23 | 2018-11-06 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
CN102376686A (zh) * | 2010-08-11 | 2012-03-14 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
CN102376625A (zh) * | 2010-08-11 | 2012-03-14 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100251225B1 (ko) | 2000-04-15 |
KR19990030935A (ko) | 1999-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW541659B (en) | Method of fabricating contact plug | |
US6287964B1 (en) | Method for forming a metallization layer of a semiconductor device | |
US7605076B2 (en) | Method of manufacturing a semiconductor device from which damage layers and native oxide films in connection holes have been removed | |
JP2006352124A (ja) | 半導体デバイスおよびその構造体の製造方法 | |
JP7027432B2 (ja) | 相互接続構造及びその形成方法 | |
US11309217B2 (en) | Contact plug and method of formation | |
JP2005340808A (ja) | 半導体装置のバリア構造 | |
US6404058B1 (en) | Semiconductor device having interconnection implemented by refractory metal nitride layer and refractory metal silicide layer and process of fabrication thereof | |
US6399495B1 (en) | Copper interconnections for metal-insulator-metal capacitor in mixed mode signal process | |
US11626289B2 (en) | Semiconductor structure and method for forming the same | |
US6790772B2 (en) | Dual damascene processing method using silicon rich oxide layer thereof and its structure | |
US6881661B2 (en) | Manufacturing method of semiconductor device | |
US6194326B1 (en) | Low temperature rinse of etching agents | |
US8587128B2 (en) | Damascene structure | |
JPH11121622A (ja) | 半導体素子のコンタクト形成方法 | |
US8076235B2 (en) | Semiconductor device and fabrication method thereof | |
JP2004207327A (ja) | 半導体装置およびその製造方法 | |
JP4457884B2 (ja) | 半導体装置 | |
US5930670A (en) | Method of forming a tungsten plug of a semiconductor device | |
US20040058519A1 (en) | Method for forming bit line contact | |
KR0181961B1 (ko) | 반도체 장치의 접촉플러그 제조방법 | |
KR100468694B1 (ko) | 반도체장치의콘택형성방법 | |
JPH118304A (ja) | 半導体装置の製造方法 | |
CN115064513A (zh) | 一种半导体结构以及半导体结构的制备方法 | |
JP2001156169A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050217 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061011 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061016 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061226 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080715 |