KR960009179A - 반도체 메모리 장치 - Google Patents

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Abstract

퓨즈를 파괴하므로써 결함 비트셀을 용장 비트셀로 대체하는 반도체 메모리 장치는 (a) 상부 절연층(16)을 통해 형성되는 접촉홀(17) 및/또는 상부 및 하부 절연층(16, 10)을 통해 형성되는 접촉홀(17)에 매립되고 고용융점을 갖는 금속으로 이루어지는 플러그(21), (b) 상부 절연층(16)을 통해 형성되는 채널(18)에 형성되고 상기 플러그(21)와 동일한 물질로 이루어지는 퓨즈 및 (c) 상부 절연층(16)상에 형성되고 상기 플러그(21) 및 퓨즈(22)의 대향 단부에 접속되는 상호접속층(24)을 구비하는 것을 특징으로 한다. 반도체 메모리 장치에서, 고용융점을 갖는 금속으로 이루어지고 동시에 플러그(21)에 형성되어 접촉홀(17)을 채우는 금속층(22)은 퓨즈로서 작용한다.
따라서, 종래 기술과 비교하여 제조 단계수를 증가시킴이 없이 저저항 퓨즈를 얻을 수 있는데, 그 결과 비용상승 없이 메모리 장치의 동작 속도를 고속으로 할 수 있다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 단면도.

Claims (9)

  1. 퓨즈를 파괴하여 결합 비트셀을 용장 비트셀로 대체하는 반도체 메모리 장치에 있어서, 상부 절연층(16)을 통해 형성되는 접촉홀(17) 및/또는 상부 및 하부 절연층(16, 10)을 통해 형성되는 접촉홀(17)에 매립되고 고용융점을 갖는 금속으로 이루어지는 플러그(21)와, 상기 상부 절연층(16)을 통해 형성되는 채널(18)에 형성되고 상기 플러그(21)와 동일한 물질로 이루어진 퓨즈(22)와, 상기 상부 절연층(16)상에 형성되고 상기 플러그(21) 및 상기 퓨즈(22)의 대향 단부에 접속되는 상호접속층(24)을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 퓨즈(22) 밑에 배치되고 금속으로 이루어진 장벽층(19)을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 고용융점을 갖는 상기 금속은 텅스텐(W), 몰리브덴(Mo), 크롬(Cr) 또는 바나듐(V)으로부터 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항 또는 제2항에 있어서, 상기 퓨즈(22) 밑에 배치되고 상기 채널(18)이 형성되는 동안 에칭 스토퍼로서 작용하는 전기도전층(15)을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 도전층(15)은 전극(14) 또는 상기 하부 절연층(10)상에 형성되는 상호접속층과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 전기 도전층(15)은 (a) 폴리실리콘, (b) 고용융점을 갖는 금속 실리사이드 또는 (c) 고용융점을 갖는 금속 실리사이드 및 폴리실리콘의 결합 물질로부터 선택되는 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 상부 절연층(16) 및 상기 상호접속층(24)간에 배치되며, 또한 상기 퓨즈(22) 및 상기 상호접속층(24)간에 배치되며, 게다가 상기 플러그(21) 및 상기 상호접속층(24)간에 배치되고 금속으로 이루어진 장벽층(19)을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서, 상기 플러그(21)를 주변으로부터 분리시키는 제2장벽층(19)을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제2장벽층(19)은 상기 장벽층(19)과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950023618A 1994-08-01 1995-08-01 반도체 메모리 장치 KR0164945B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100444722B1 (ko) * 2002-04-08 2004-08-16 아남반도체 주식회사 퓨즈 라인 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2802262B2 (ja) * 1995-06-26 1998-09-24 現代電子産業株式会社 半導体素子のキャパシター製造方法
JPH0955440A (ja) * 1995-08-17 1997-02-25 Sony Corp 半導体装置及び半導体装置の製造方法
US5712206A (en) * 1996-03-20 1998-01-27 Vanguard International Semiconductor Corporation Method of forming moisture barrier layers for integrated circuit applications
US6175145B1 (en) * 1997-07-26 2001-01-16 Samsung Electronics Co., Ltd. Method of making a fuse in a semiconductor device and a semiconductor device having a fuse
JPH1187646A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体集積回路およびその製造方法
US5955380A (en) * 1997-09-30 1999-09-21 Siemens Aktiengesellschaft Endpoint detection method and apparatus
US6048794A (en) * 1997-10-20 2000-04-11 Industrial Technology Research Institute Selective W CVD plug process with a RTA self-aligned W-silicide barrier layer
US6294453B1 (en) 1998-05-07 2001-09-25 International Business Machines Corp. Micro fusible link for semiconductor devices and method of manufacture
US6524941B2 (en) 1998-06-08 2003-02-25 International Business Machines Corporation Sub-minimum wiring structure
JP4397060B2 (ja) * 1998-07-06 2010-01-13 株式会社ルネサステクノロジ 半導体装置
JP4322330B2 (ja) * 1998-09-04 2009-08-26 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
US6562674B1 (en) * 1999-07-06 2003-05-13 Matsushita Electronics Corporation Semiconductor integrated circuit device and method of producing the same
US6180503B1 (en) * 1999-07-29 2001-01-30 Vanguard International Semiconductor Corporation Passivation layer etching process for memory arrays with fusible links
US6498385B1 (en) * 1999-09-01 2002-12-24 International Business Machines Corporation Post-fuse blow corrosion prevention structure for copper fuses
US6936527B1 (en) 2000-12-19 2005-08-30 Xilinx, Inc. Low voltage non-volatile memory cell
US6496416B1 (en) 2000-12-19 2002-12-17 Xilinx, Inc. Low voltage non-volatile memory cell
US20040159906A1 (en) 2002-05-01 2004-08-19 Shingo Hashimoto Semiconductor device and blowout method of fuse
KR100386625B1 (ko) * 2001-06-28 2003-06-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6964906B2 (en) * 2002-07-02 2005-11-15 International Business Machines Corporation Programmable element with selectively conductive dopant and method for programming same
US6930920B1 (en) 2002-10-29 2005-08-16 Xilinx, Inc. Low voltage non-volatile memory cell
US8598679B2 (en) * 2010-11-30 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked and tunable power fuse

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8002634A (nl) * 1980-05-08 1981-12-01 Philips Nv Programmeerbare halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
JPS60128640A (ja) * 1983-12-16 1985-07-09 Hitachi Ltd 半導体装置の製造方法
US4811078A (en) * 1985-05-01 1989-03-07 Texas Instruments Incorporated Integrated circuit device and process with tin capacitors
JPS62119938A (ja) * 1985-11-20 1987-06-01 Mitsubishi Electric Corp 冗長性回路を備えた半導体装置
JPS62169348A (ja) * 1986-01-21 1987-07-25 Nec Corp 半導体装置
US4792835A (en) * 1986-12-05 1988-12-20 Texas Instruments Incorporated MOS programmable memories using a metal fuse link and process for making the same
JPH04132243A (ja) * 1990-09-21 1992-05-06 Hitachi Ltd 半導体集積回路装置とその品種展開方式
JP2905314B2 (ja) * 1991-07-08 1999-06-14 シャープ株式会社 半導体装置の製造方法
JP3085745B2 (ja) * 1991-09-04 2000-09-11 沖電気工業株式会社 半導体装置の製造方法
JPH0629409A (ja) * 1992-07-10 1994-02-04 Oki Electric Ind Co Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100444722B1 (ko) * 2002-04-08 2004-08-16 아남반도체 주식회사 퓨즈 라인 제조 방법

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Publication number Publication date
KR0164945B1 (ko) 1998-12-15
US5627400A (en) 1997-05-06
JPH0846050A (ja) 1996-02-16
JP2713178B2 (ja) 1998-02-16

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