KR950012628A - 스크라이브라인영역을 위한 이중적 금속배선층들을 갖는 반도체장치 - Google Patents

스크라이브라인영역을 위한 이중적 금속배선층들을 갖는 반도체장치 Download PDF

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Abstract

본발명은 스크라이브라인영역 (12)상에 형성된 두개의 금속배선층(5, 7)을 갖는 반도체장치에서 상기 금속 배선층들이 모두 반도체기층(1)에 대해 직접적으로 연결되어 있는 것에 관한 것이다.

Description

스크라이브라인영역을 위한 이중적 금속배선층들을 갖는 반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본발명에 따른 반도체장치의 제1시시예를 도시한 평면도,
제6도는 제5도의 VI-VI 선을 따라 취한 단면도,
제7A도 내지 제7H도는 제6도의 반도체장치의 제조단계를 도시한 단면도.

Claims (12)

  1. 반도체장치 (a semiconductor device)에 있어서, 반도체기층(1 : a semiconductor substrate)의 스크라이브라인영역 (12 : a scribe line area)위에 형성된 제1 및 제2의 금속배선층(5, 7)들과, 상기 제1 및 제2의 금속배선층들간에 형성된 제1절연층(6)을 포함하고, 상기 제1 및 제2의 금속배선층들이 상기 반도체 기층에 대해 직접적으로 연결되어 있는 것을 특징으로 하는 반도체장치 .
  2. 제1항에 있어서, 상기 금속배선층들이 접촉공(CNT contact haloes)들을 거켜서 서로 연결되어 있는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 접촉공이 상기 스크라이브라인영역을 따라 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 반도체기층상에서 상기 스크라이브라인영역에 인접해 있는 소자형성영역 (11 :an element forming area)에 형성된 제2절연층(2, 4)을 부가적으로 포함하고, 상기 금속배선층들이 상기 제2절연층위에 중첩되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 4항에 있어서, 상기 접촉공들이 상기 제2절연층위에 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 반도체장치(semiconductor device)에있어서,반도체기층(1: a semiconductor substrate)과, 상기 반도체기층의 스크라이브라인영역 (12 : a scribe line area)에 형성되어 있는 불순물확산구역 (3,3': an impurity diffusion region)과 상기 스크라이브라인영역상에 형성되어 상기 불순물확산구역에 대해 연속적이고도 직접적으로 연결되어 있는 제1금속배선층(5) 및, 상기 스크라이브라인영역상에 형성되어 상기 불순물확산구역과 상기 제1금속배선층에 대해 연속적이고도 직접적으로 연결되어 있는 제2금속배선층(6)을 포함하는 것을 특징으로 하는 반도체장치
  7. 제 6항에 있어서. 상기 반도체기층외 도전형 (a conductivity type)이 상기 불순물확산구역의 도전형과 동일한 것을 특징으로 하는 반도체장치
  8. 제 6항에 있어서. 상기 반도체기층의 도전형이 상기 불순물확산구역의 도전형과 반대인 것을 특징으로 하는 반도체장치.
  9. 제 7항에 있어서, 상기 제1금속배선층과 상기 제2금속배선층간에 형성된 제1절연층(6)을 부가적으로 포함하는 것을 특징으로 하는 반도체장치.
  10. 제 7항에 있어서, 상기 반도체기층상에서 상기 스크라이브라인영역에 인접해 있는 소자형성영역 (11)에 형성되어 있는 제2절연층(2,4)을 부가적으로 포함하는 것을 특징으로 하는 반도체장치
  11. 제10항에 있어서, 상기 제1금속배선층이 상기 제2절연층위에 형성되어 있는 접촉공(CNT)들을 거켜서 상기 제2금속배선층에 대해 연결되어 있는 것을 특징으로 하는 반도체장치.
  12. 반도체장치 (semiconductor device)에 있어서, 반도체기층(1 : semiconductor substrate)과, 상기 반도체기층의 스크라이브라인영역 (12 ; a scribe line area)에 형성된 불순물확산구역 (3,3'. an impurity doffisopm region)과, 상기 불순물확산구역상에 형성되어 있는 제1절연층(4)과, 상기 제1절연층상에 형성되어 접촉공(CNT)들을 거켜 상기 불순물수산구역에 대해 직접 연결되어 있는 제1금속배선층(5)과, 상기 제1금속배선층상에 형성되어 있는 제2절연층(6) 및, 상기 제2절연층상에 형성되어 상기 접촉공(CNT)들을 거쳐 상기 불순물확산구역에 대해서 및 상기 접촉공(CNT)들을 거칙 상기 제1금속배선층에 대해서 각각 직접적으로 연결되어 있는 제2금속배선층(7)을 포함하는 것을 특징으로 하는 반도체장치
    ※ 참고사항 최초출원 내용에 의하여 공개하는 것임
KR1019940027198A 1993-10-27 1994-10-25 스크라이브라인 영역안의 기판 및 서로에 연결된 이중 금속배선층들을 갖는 반도체장치 KR0174265B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358872B1 (ko) * 1999-03-24 2002-10-31 닛본 덴기 가부시끼가이샤 Lcd 및 그 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814887A (en) * 1996-01-26 1998-09-29 Nippon Steel Corporation Semiconductor device and production method thereof
TW303982U (en) * 1996-06-28 1997-04-21 Winbond Electronics Corp Structure of chip guard ring using contact via
TW311242B (en) * 1996-12-12 1997-07-21 Winbond Electronics Corp Die seal structure with trench and manufacturing method thereof
US5904496A (en) * 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
US5910687A (en) 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
JP3098450B2 (ja) * 1997-04-21 2000-10-16 日本電気アイシーマイコンシステム株式会社 半導体集積回路
US5966628A (en) * 1998-02-13 1999-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Process design for wafer edge in vlsi
EP1020907B1 (en) * 1999-01-15 2010-12-01 STMicroelectronics Srl Periphery barrier structure for integrated circuits
US6830959B2 (en) * 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
JP2009076782A (ja) * 2007-09-21 2009-04-09 Sharp Corp 半導体基板、その製造方法、および半導体チップ
US8643147B2 (en) * 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
US7906836B2 (en) * 2008-11-14 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreader structures in scribe lines

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4364078A (en) * 1978-08-15 1982-12-14 Synertek Edge barrier of polysilicon and metal for integrated circuit chips
US4835592A (en) * 1986-03-05 1989-05-30 Ixys Corporation Semiconductor wafer with dice having briding metal structure and method of manufacturing same
JPH0656847B2 (ja) * 1987-10-06 1994-07-27 日本電気株式会社 半導体集積回路の製造方法
JPH0254563A (ja) * 1988-08-18 1990-02-23 Seiko Epson Corp 半導体装置
JP2723559B2 (ja) * 1988-11-04 1998-03-09 日本電気株式会社 半導体集積回路装置
JPH02188942A (ja) * 1989-01-17 1990-07-25 Fujitsu Ltd 多層配線構造を備えた半導体装置の製造方法
KR930001371A (ko) * 1991-06-27 1993-01-16 김광호 반도체 제조용 기판 및 그 형성방법
US5391920A (en) * 1991-07-09 1995-02-21 Yamaha Corporation Semiconductor device having peripheral metal wiring
JPH0541450A (ja) * 1991-08-06 1993-02-19 Sony Corp 半導体ウエハ
JPH05267257A (ja) * 1992-01-30 1993-10-15 Sony Corp スクライブラインを有する半導体装置
JP3413653B2 (ja) * 1992-03-10 2003-06-03 ソニー株式会社 半導体装置
JPH0697165A (ja) * 1992-09-16 1994-04-08 Fujitsu Ltd 半導体装置及びその製造方法
JPH06260554A (ja) * 1993-03-08 1994-09-16 Seiko Epson Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358872B1 (ko) * 1999-03-24 2002-10-31 닛본 덴기 가부시끼가이샤 Lcd 및 그 제조 방법

Also Published As

Publication number Publication date
US5559362A (en) 1996-09-24
JPH07122558A (ja) 1995-05-12
JP2755131B2 (ja) 1998-05-20
KR0174265B1 (ko) 1999-04-01

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