KR940001400A - 워드라인 구조 및 그 형성방법 - Google Patents
워드라인 구조 및 그 형성방법 Download PDFInfo
- Publication number
- KR940001400A KR940001400A KR1019920010608A KR920010608A KR940001400A KR 940001400 A KR940001400 A KR 940001400A KR 1019920010608 A KR1019920010608 A KR 1019920010608A KR 920010608 A KR920010608 A KR 920010608A KR 940001400 A KR940001400 A KR 940001400A
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- word line
- forming
- layer
- line structure
- Prior art date
Links
- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000002184 metal Substances 0.000 claims abstract 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 5
- 229920005591 polysilicon Polymers 0.000 claims abstract 4
- 239000000463 material Substances 0.000 claims 2
- 229910021332 silicide Inorganic materials 0.000 claims 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 워드라인 구조 및 그 형성방법에 관한 것으로, 다결정실리콘과 금속층으로 구성되는 워드라인 구조에 있어서, 상기 금속층을 상호절연 되도록 제1금속층 및 제2금속층으로 구성하되, 서로 다른 층에서 상기 제1금속층 및 제2금속층이 서로 교대로 위치하도록 구성되는 것을 특징으로 하는 워드라인 구조 및 그 형성방법을 제공하는데 있다.
따라서, 본 발명은 다층배선구조를 이용하여 금속층과 워드라인을 교대로 다른층의 금속층으로 구성함으로써, 상기 금속층과 금속층 패턴사이의 폭을 넓히게 되어, 금속층을 이용한 워드라인 형성공정을 쉽게 할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 워드라인 구조를 나타낸 단면도.
제4도는 상기 제3도와 같이 도시된 본 발명에 의한 워드라인 구조의 콘택트 구성을 나타낸 평면도.
Claims (5)
- 다결정실리콘층과 금속층으로 구성되는 워드라인 구조에 있어서, 상기 금속층을 상호 절연되도록 제1금속층 및 제2금속층으로 구성하되, 서로 다른 층에서 상기 제1금속층 및 제2금속층이 서로 교대로 위치하도록 구성되는 것을 특징으로 하는 워드라인 구조.
- 제1항에 있어서, 상기 다결정실리콘층과 제1금속층은 제1콘택트 홀울 통하여 연결되고, 상기 제1금속층과 제2금속층은 제2콘택트 홀을 통하여 연결되도록 함으로써 상기 제2금속층과 다결정실리콘층을 연결시키는 것을 특징으로 하는 워드라인 구조.
- 제1항 또는 제2항에 있어서, 상기 제1금속층과 제2금속층, 워드라인을 두개 모두 또는 하나만 실리사이드와 같은 다른 도전율이 양호한 물질을 사용하여 형성하는 것을 특징으로 하는 워드라인 구조.
- 다결정실리콘층과 금속층으로 구성되는 워드라인 형성방법에 있어서, 반도체기판상에 게이트산화막을 개재한 워드라인을 형성하는 공정 ; 상기 워드라인이 형성된 결과물 전면에 제1절연막을 형성하는 공정; 상기 워드라인을 하나씩 건너뛴 위치의 상기 제1절연막위에 제1금속층을 형성하여 상기 워드라인과 연결시키는 공정 ; 상기 제1금속층이 형성된 결과물 전면에 제2절연막을 형성하는 공정 ; 및 상기 제1금속층이 형성되지 않은 워드라인 상부의 상기 제2절연막위에 제2금속층을 형성하여 상기 제1금속층과 연결시키는 공정을 구비하는 것을 특징으로 하는 워드라인 형성방법.
- 제4항에 있어서, 상기 제1금속층과 제2금속층, 워드라인을 두개 모두 또는 하나만 실리사이드와 같은 다른 도전율이 양호한 물질을 사용하여 형성하는 것을 특징으로 하는 워드라인 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920010608A KR950012553B1 (ko) | 1992-06-18 | 1992-06-18 | 워드라인 구조 및 그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920010608A KR950012553B1 (ko) | 1992-06-18 | 1992-06-18 | 워드라인 구조 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940001400A true KR940001400A (ko) | 1994-01-11 |
| KR950012553B1 KR950012553B1 (ko) | 1995-10-18 |
Family
ID=19334883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920010608A KR950012553B1 (ko) | 1992-06-18 | 1992-06-18 | 워드라인 구조 및 그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950012553B1 (ko) |
-
1992
- 1992-06-18 KR KR1019920010608A patent/KR950012553B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012553B1 (ko) | 1995-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960019784A (ko) | 반도체장치 및 그의 제조방법 | |
| KR950004532A (ko) | 고집적 반도체 배선구조 및 그 제조방법 | |
| KR920018953A (ko) | 동적램과 그의 제조공정 | |
| KR950012628A (ko) | 스크라이브라인영역을 위한 이중적 금속배선층들을 갖는 반도체장치 | |
| KR920018889A (ko) | 반도체장치의 층간콘택구조 및 그 방법 | |
| KR940001400A (ko) | 워드라인 구조 및 그 형성방법 | |
| KR900002321A (ko) | 고저항층을 가지는 반도체장치 | |
| KR920015622A (ko) | 집적 회로의 제조방법 | |
| KR920015464A (ko) | 반도체 장치의 전극배선층 및 그 제조방법 | |
| KR960032687A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR970003508A (ko) | 반도체소자의 제조방법 | |
| KR870001655A (ko) | 반도체장치의 제조방법 | |
| KR920010820A (ko) | 반도체 소자의 접속장치 및 그 제조방법 | |
| KR950027946A (ko) | 반도체 소자의 금속배선 콘택 제조방법 | |
| KR930006888A (ko) | 금속 배선막 형성방법 | |
| KR950034526A (ko) | 고부하저항 제조방법 | |
| KR970052364A (ko) | 반도체 장치의 콘택 형성 방법 | |
| KR940016736A (ko) | 반도체장치의 층간연결 구조 및 방법 | |
| KR970077221A (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR980005633A (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR940008067A (ko) | 반도체 장치 및 그 제조방법 | |
| KR920008841A (ko) | 반도체 장치의 평탄화 방법 및 반도체 장치 | |
| KR970013053A (ko) | 반도체 장치의 콘택홀 형성 방법 | |
| KR920018950A (ko) | 비트선과 스토리지노드를 중첩시킨 반도체메모리소자 및 그 제조방법 | |
| KR920022515A (ko) | 베리드 절연막커패시터를 갖는 반도체메모리장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050909 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |