KR950015788A - 반도체 기억장치 및 그의 제조방법 - Google Patents

반도체 기억장치 및 그의 제조방법 Download PDF

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Abstract

제2의 컨택트홀(15a)을 가지는 제1의 층간 절연막(14a)은 주변회로계에 있어서 반도체 기판1의 주표면상에 형성된다.
메모리셀 어레이에 있어서 제1의 플러그 전극(16)과 동일한 재료의 제2의 플러그 전극(16a)은 제2의 컨택트홀(15a)내에 형성된다.
패드층(17a)은 제2의 플러그 전극(16a) 및 제1의 층간 절연막(14a)의 상면위에 형성된다.
패드층(17a)과 커패시터 하부 전극(17)은 동일한 재료로 만들어진다.
패드층(17a)은 제2의 층간 절연막(20a)으로 커버된다.
제3의 컨택트홀(15b)은 패드층(17a)의 위에 위치하는 제2의 층간 절연막(20a)의 일부분에 형성된다.
제1의 알루미늄 배선층(21a)은 제3의 컨택트홀(15b)내에 형성된다.
이것에 의해, DRAM의 주변회로계에 있어서 반도체 기판의 주표면과 배선층 사이에 컨택트가 용이하게 형성될 수 있고, 제조공정이 간략화될 수 있다.

Description

반도체 기억장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 및 제1b도는 본 발명의 제1의 실시예의 DRAM의 부분 단면도이다.
제2a도 및 제2b도 - 9a도 및 9b 도는 본 발명의 제1의 실시예의 DRAM을 제조하는 공정에 있어서 제1∼8스텝을 각각 표시하는 부분 단면도이다.

Claims (15)

  1. 반도체 기판의 주표면상에 메모리셀 부분과 주변회로 부분을 포함하고, 상기 메모리셀 부분은 정보를 기억하기 위한 메모리셀을 포함하고 상기 주변회로 부분은 상기 메모리셀의 동작을 제어하기 위한 주변회로를 포함하는 반도체 기억장치에 있어서, 상기 반도체 기억장치는; 상기 반도체 기판의 상기 메모리셀 부분에 있어서 소정의 위치에 제1의 개구를 구비하고 상기 반도체 기판의 상기 주변회로 부분에 있어서 소정의 위치에 제2의 개구를 구비하는 제1의 층간 절연막과; 상기 제1 및 제2의 개구에 각각 형성된 제1 및 제2의 플러그 전극과; 상기 제1의 플러그 전극에 전기적으로 접속되고 그 위에 형성된 커패시터 하부전극과; 상기 커패시터 하부전극을 커버하는 커패시터 유전체막과; 상기 커패시터 유전체막을 커버하는 커패시터 상부전극과; 상기 제2의 플러그 전극의 상면과 상기 제1의 층간 절연막의 상면상에 형성되고 상기 제2의 플러그 전극에 전기적으로 접속된 패드층과; 상기 패드층상에 형성되고 상기 패드층의 위에 위치하는 제3의 개구를 가지는 제2의 층간 절연막과; 적어도 상기 제3의 개구내에 형성되고 상기 패드층에 전기적으로 접속된 배선층을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 패드층과 상기 커패시터 하부전극은 동일한 재료로 만들어진 반도체 기억장치.
  3. 제1항에 있어서, 상기 커패시터 하부전극과 상기 제1의 플러그 전극은 서로 일체화되어 있고, 상기 패드층과 상기 제2의 플러그 전극은 서로 일체화되어 있는 반도체 기억장치.
  4. 제1항에 있어서, 상기 패드층과 상기 커패시터 하부전극은 고융점을 가지는 귀금속으로 만들어진 반도체 기억장치.
  5. 제4항에 있어서, 상기 커패시터 하부전극과 상기 패드층은 Pt 및 Pd를 구성하는 그룹으로부터 선택된 적어도 하나의 재료로 만들어진 반도체 기억장치.
  6. 제1항에 있어서, 상기 커패시터 유전체막은 고유전체 저항을 가지는 재료로 만들어진 반도체 기억장치.
  7. 제1항에 있어서, 상기 패드층은 상기 제2의 플러그 전극의 상면상에 형성된 제1의 층과 상기 제1의 층의 위에 형성된 제2의 층을 부가하여 구비하고, 여기에서 상기 제1의 층은 상기 제2의 플러그 전극의 재료와 반응하지 않는 재료로 형성되는 반도체 기억장치.
  8. 제1항에 있어서, 상기 커패시터 하부전극은 상기 제1의 플러그 전극의 상면상에 형성된 제1의 층과 상기 제1의 층의 상면상에 형성된 제2의 층을 부가하여 구비하고, 여기에서 상기 제1의 층은 상기 제1의 플러그 전극의 재료와 반응하지 않는 재료로 형성되고 상기 제2의 층은 상기 유전체 재료를 위한 기판을 형성하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 제1 및 제2의 플러그 전극의 각각은 상기 제1 및 제2의 플러그 전극의 대응하는 하나를 언더라인하는 반도체 기판의 그 부분에 대응하는 불순물형으로 선택적으로 이온 주입된 폴리실리콘을 구비하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 제3의 개구는 상기 제1의 층간 절연막의 상기 상면위에 위치하는 상기 패드층상에 형성되는 반도체 기억장치.
  11. 반도체 기판의 주표면상에 메모리셀 부분과 주변회로 부분을 포함하고, 상기 메모리셀 부분은 정보를 기억하기 위한 메모리셀을 포함하고 상기 주변회로 부분은 상기 메모리셀 동작을 제어하기 위한 주변회로를 포함하는 반도체 기억장치의 제조방법에 있어서, 제1의 층간 절연막을 형성하여 상기 메모리셀 부분과 상기 주변회로 부분을 커버하는 스텝과; 상기 제1의 층간 절연막에 있어서 제1의 개구를 형성하여 상기 메모리셀 부분의 일부를 노출하고, 제2의 개구를 형성하여 상기 주변회로 부분의 일부를 노출하는 스텝과, 상기 제1 및 제2의 개구에 있어서, 상기 주변회로 부분의 일부와 상기 메모리셀 부분의 일부에 전기적으로 접속된 제1 및 제2의 플러그 전극을 각각 형성하는 스텝과; 도전층을 형성하여 상기 제1 및 제2의 플러그 전극의 상면과 상기 제1의 층간 절연막의 상면을 커버하는 스텝과; 상기 도전층을 패턴하여 상기 제1의 플러그 전극의 상기 상면상에 커패시터 하부전극을 형성하고 상기 제2의 플러그 전극의 상기 상면상에 패드층을 형성하는 스텝과; 커패시터 유전체막과 커패시터 상부전극을 순차 형성하여 상기 커패시터 하부 전극을 커버하는 스텝과; 제2의 층간 절연막을 형성하여 상기 패드층과 상기 커패시터 상부전극을 커버하는 스텝과; 상기 패드 전극의 위에 위치하는 상기 제2의 층간 절연막에서 제3의 개구를 형성하는 스텝과, 적어도 상기 제3의 개구에 있어서, 상기 패드층에 전기적으로 접속되어 있는 배선층을 형성하는 스텝을 포함하는 반도체 기억장치의 제조방법.
  12. 제11항에 있어서, 상기 패드층을 형성하는 상기 스텝은 상기 패드층을 형성하는 스텝을 포함함으로써 상기 패드층은 상기 제2의 플러그 전극의 상기 상면과 상기 제1의 층간 절연막의 상기 상면의 위까지 연장하는 반도체 기억장치의 제조방법.
  13. 제11항에 있어서, 상기 도전층은 고융점을 가지는 귀금속으로 만들어지고, 상기 커패시터 유전체막은 고유전체 저항을 가지는 재료로 만들어지는 반도체 기억장치의 제조방법.
  14. 제11항에 있어서, 상기 제1 및 제2의 개구를 형성하는 상기 스텝은 상기 제1 및 제2의 개구의 내부 표면상에 배리어층을 형성하는 스텝을 포함하고, 상기 배리어층은 상기 제1 및 제2의 플러그 전극의 재료와 상기 반도체 기판의 재료의 상호 확산을 방지하고 불순물의 확산을 방지하는 기능을 가지는 반도체 기억장치의 제조방법.
  15. 반도체 기판의 주표면상에 메모리셀 부분과 주변회로 부분을 포함하고, 상기 메모리셀 부분은 정보를 기억하기 위한 메모리셀을 포함하고 상기 주변회로 부분은 상기 메모리셀의 동작을 제어하기 위한 주변회로를 포함하는 반도체 기억장치의 제조방법에 있어서, 제1의 층간 절연막을 형성하여 상기 메모리셀 부분과 상기 주변회로 부분을 커버하는 스텝과; 상기 제1의 층간 절연막에 있어서 제1의 개구를 형성하여 상기 메모리셀 부분의 일부를 노출하고, 제2의 개구를 형성하여 상기 주변회로 부분의 일부를 노출하는 스텝과; 상기 제1 및 제2의 개구를 채우는 도전층을 형성하여 상기 제1의 층간 절연막의 상면을 커버하는 스텝과; 상기 도전층을 패턴하여 상기 제1의 개구를 커버하고 상기 메모리셀 부분의 일부에 전기적으로 접속된 커패시터 하부전극과, 상기 제2의 개구를 커버하고 상기 주변회로 부분의 일부에 전기적으로 접속된 패드층을 형성하는 스텝과; 커패시터 유전체막과 커패시터 상부 전극을 순차 형성하여 상기 커패시터 하부 전극을 커버하는 스텝과; 제2의 층간 절연막을 형성하여 상기 패드층과 상기 커패시터 상부전극을 커버하는 스텝과; 상기 패드층의 위에 위치하는 상기 제2의 층간 절연막에서 제3의 개루를 형성하는 스텝과; 적어도 상기 제3의 개구에 있어서, 상기 패드층에 전기적으로 접속되는 배선층을 형성하는 스텝을 포함하는 반도체 기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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