JP2002261257A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002261257A
JP2002261257A JP2001059654A JP2001059654A JP2002261257A JP 2002261257 A JP2002261257 A JP 2002261257A JP 2001059654 A JP2001059654 A JP 2001059654A JP 2001059654 A JP2001059654 A JP 2001059654A JP 2002261257 A JP2002261257 A JP 2002261257A
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Yoshitaka Fujiishi
義隆 藤石
Yoshinori Tanaka
義典 田中
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英司 蓮沼
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Abstract

(57)【要約】 【課題】 粗面化によるキャパシタ容量の拡大とキャパ
シタ間の短絡防止の強化とを両立させた半導体装置およ
びその製造方法を提供する。 【解決手段】 絶縁膜１を貫通して、下部配線と導通す
るプラグ配線４ａと、プラグ配線と導通し、絶縁膜の上
に位置する、粗面化していない表面を有するストレージ
ノード下部５ａと、ストレージノード下部の側面を覆わ
ないように、当該ストレージノード下部の上に位置し、
粗面化した表面を有するストレージノード上部８ｂとを
備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャパシタを有す
るＤＲＡＭ(Dynamic Random Access Memory)等の半導体
装置およびその製造方法に関し、より具体的には、粗面
化によるキャパシタ容量の拡大とキャパシタ間の短絡防
止マージンの強化とを両立させた半導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】図２６〜図３４は、従来のＤＲＡＭ(Dyn
amic Random Access Memory)において、スタック型円筒
キャパシタの粗面化されたストレージノード上部の形成
方法を示す図である。なお、半導体活性領域や下部配線
を含む下部領域の図示は、省略されている。従来のスト
レージノード上部の形成方法では、まず、図２６に示す
ように、ＴＥＯＳ(Tetra-Ethyl-Ortho-Silicate)から形
成される層間絶縁膜１０１の上に配置したレジストマス
ク１０３を用いて、上記層間絶縁膜にストレージノード
コンタクトホール１０２を開口する。この後、レジスト
１０３をアッシングによって除いた後、図２７に示すよ
うに、リンドープトアモルファスシリコン１０４を堆積
して、ストレージノードコンタクトホール１０２を埋め
込む。ここで、下部配線とストレージノードキャパシタ
とを接続するプラグ配線にリンドープトアモルファスシ
リコンを用いるのは、リンをドープすることによって容
易に抵抗を下げることができ、かつリンはドープ量を制
御しやすいためである。ここで用いるリンドープ量は、
４〜８×１０20/ｃｍ3程度である。膜厚は、ストレージ
ノードコンタクトホールの径にも依存するが、０．１〜
０．２μｍ程度である。この後、図２８に示すように、
ストレージノードコンタクトホール１０２内にのみリン
ドープトアモルファスシリコンを残すために、全面異方
性エッチングして層間絶縁膜の上のリンドープトアモル
ファスシリコンを除き、プラグ配線１０４ａを形成す
る。この後、図２９に示すように、リンドープト多結晶
シリコン膜１０５を堆積し、次いで、ＢＰＴＥＯＳ(Bor
o-Phospho-Tetra-Ethyl-Ortho-Silicate)１０６を堆積
する。リンドープト多結晶シリコン膜１０５の厚さは、
０．０５〜０．１μｍ程度である。この後、図３０に示
すように、レジストマスク（図示せず）を用いてＢＰＴ
ＥＯＳ１０６をエッチングして、ストレージノード１０
７の型１０６ａを形成する。次いで、そのレジストマス
クと上記エッチングされたＢＰＴＥＯＳ１０６ａとを組
み合わせたものをマスクとしてリンドープト多結晶シリ
コン膜５をエッチングしてストレージノード下部１０５
ａを形成する。この段階で、部分的に形成されたストレ
ージノード１０７は、間隔１１０をあけて互いに分離さ
れる。それぞれのストレージノード１０７の間は、各種
のホールのエッチングと同様に、上広の形状、すなわち
上部より下部のほうが狭い開口形状となる。次に、図３
１に示すように、ストレージノード上部を構成すること
になる、ノンドープトアモルファスシリコン膜１０８を
堆積する。図３０の段階でいったん分離したそれぞれの
ストレージノード１０７は、図３１の段階でストレージ
ノードどうし接続されることになる。このノンドープト
アモルファスシリコン膜１０８の膜厚は、０．０５μｍ
程度である。この後、ストレージノード１０７の各々を
分離するために、ノンドープトアモルファスシリコン膜
１０８に対して全面異方性エッチングを行なう。この異
方性エッチングにより、ストレージノードの形状１０６
ａの上面部を被覆していたノンドープトアモルファスシ
リコン膜もエッチングされ、ＢＰＴＥＯＳ１０６ａが露
出される（図３２）。また、ストレージノードの間の層
間絶縁膜１０１を被覆していたノンドープトアモルファ
スシリコン膜もエッチングされ、層間絶縁膜のＴＥＯＳ
１０１が露出され、ストレージノード１０７は、互いに
間隔１１０ａをもって分離される（図３２）。この後、
円筒状のノンドープトアモルファスシリコンの中に詰ま
っているＢＰＴＥＯＳ１０６ａを、気相ＨＦにより選択
的にエッチングする。この選択エッチングにより、円筒
状のストレージノード上部の骨格１０８ａができる。
【０００３】微細化が進むにつれ、円筒形状の表面積で
はキャパシタ容量が不足するため、さらなる表面積の拡
大が求められ、これに対応するため、上記円筒の表面を
粗面化することにより微細化に対応した容量拡大をはか
っている。従来の粗面化処理では、選択的に円筒面を粗
面化する方法が用いられる。この粗面化の方法では、ま
ず、約７００℃、１０-6〜１０-8Torrの高真空にＳｉ2
Ｈ6を流し、図３３に示す段階の中間製品を、このＳｉ2
Ｈ6の流れの中に、所定時間、配置することにより、シ
リコンの種をストレージノードの円筒に付着させる。こ
のとき、Ｓｉ2Ｈ6を流す時間を調整することにより、下
地の層間絶縁膜のＴＥＯＳ１０１にシリコンの種を付着
させないことが可能である。この過程では、付着する相
手によってシリコンの種のインキュベーションタイムが
異なり、シリコン上のほうが酸化膜系の上よりもインキ
ュベーションタイムが短いことを利用している。その
後、約７００℃でアニールすることにより、円筒状のノ
ンドープトアモルファスシリコンに付着したシリコンの
種は、ノンドープトアモルファスシリコン８からシリコ
ンの供給を受けて表面から突き出るように成長する。表
面に付着したシリコンの種から表面に凸状に成長するの
で、表面全体を見渡すと凹凸が生じ、表面が粗面化され
る（図３４）。円筒状ノンドープトアモルファスシリコ
ン１０８ａ以外の箇所では、シリコンの種が付着しにく
いので粗面化は抑制される。この結果、円筒状のノンド
ープトアモルファスシリコン１０８ａのみ、選択的に粗
面化が行なわれ、粗面化されたストレージノード上部１
０８ｂが形成される。
【０００４】この後、ストレージノード上部１０８ｂが
ノンドープトアモルファスシリコンのままではキャパシ
タが空乏化するので、上記の粗面化処理の後にＰＨ3を
流すことにより、ノンドープトアモルファスシリコンに
リンをドープさせ空乏化を抑制する処理が行なわれる。
最初に、リンドープトアモルファスシリコンを用いずに
ノンドープトアモルファスシリコンを用いたのは、リン
が含まれると粗面化を実現するシリコンの移動が生じに
くいからである。その後に、粗面化したストレージノー
ド上部１０８ｂの上に容量絶縁膜およびキャパシタ上部
電極（セルプレート）を成膜してキャパシタは完成す
る。上記のキャパシタでは、粗面化されているので、キ
ャパシタの実質的な面積が増大して、微細化にともなう
容量拡大の要請に応えることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、図３４
に示すように、ストレージノード下部１０５ａの側面に
付着したノンドープトアモルファスシリコンからもシリ
コンの種から成長が生じ、粗面化がなされる。このた
め、ストレージノード１０７の短絡マージンは、間隔１
１０ｂとなり、十分な確保が困難になり、ストレージノ
ードどうしで短絡が生じ易くなる。この傾向は、微細化
が進むにつれて顕著になり、粗面化による容量拡大とス
トレージノード間の短絡マージンの確保との両立が問題
となってきている。
【０００６】本発明は、粗面化によるキャパシタ容量の
拡大とキャパシタ間の短絡防止マージンの強化とを両立
させた半導体装置およびその製造方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
絶縁膜を貫通して、下部配線と導通するプラグ配線と、
プラグ配線と導通し、絶縁膜の上に位置する、粗面化し
ていない表面を有するストレージノード下部と、ストレ
ージノード下部の側面を覆わないように、当該ストレー
ジノード下部の上に位置し、粗面化した表面を有するス
トレージノード上部とを備える（請求項１）。
【０００８】通常、ストレージノードの間の間隔は、エ
ッチングによって溝を掘られて設けられるので、絶縁膜
に近いストレージノード下部の方が狭く、下部配線から
遠ざかる上方ほど広くなる傾向がある。従来のキャパシ
タではストレージノード下部の側面も粗面化させていた
ので、ストレージノード間の短絡マージンの余裕がなく
なっていた。これに対して、上記の構成ではストレージ
ノード下部では粗面化がなされないので、ストレージノ
ード下部において、ストレージノード間の間隔、すなわ
ち短絡マージンが従来よりも拡大する。このため、微細
化した半導体装置において、キャパシタ容量を拡大した
うえで、ストレージノード間の短絡マージンを従来より
も大きく確保することが可能となる。なお、キャパシタ
は、上記のストレージノード上部の上に成膜された誘電
体膜と、さらにその上に成膜されたセルプレート（スト
レージノード上部電極）の膜とから構成される。
【０００９】ストレージノード上部のみを粗面化して、
その下に位置するストレージノード下部を粗面化しない
構造は、ストレージノード上部が筒状でも（請求項２）
の場合でも、棒状の場合でも（請求項３）でも同様に実
現することができる。筒状の場合には、筒の内表面およ
び外表面が粗面化されており、棒状の場合には、棒の表
面が粗面化されている。このため、スタック型円筒粗面
キャパシタの場合でも、厚膜スタック型キャパシタの場
合でも、拡大されたキャパシタ容量とキャパシタ間の短
絡マージンを得ることができる。
【００１０】上記本発明の半導体装置では、たとえば、
ストレージノード下部が、不純物をドープされた多結晶
シリコンから形成されることができる（請求項４）。
【００１１】不純物をドープされた多結晶シリコンは、
粗面化処理を施されても、表面に付着したシリコンの種
にシリコンが供給されにくいので、粗面化の進行が抑制
される。このため、ストレージノード下部より上側での
み粗面化が進行する。隣り合うストレージノードの間隔
は、上述のように、上方ほど広く下側ほど狭くなる。こ
のため、短絡の発生は、ストレージノード下部の粗面化
が抑制されることによる短絡マージンの拡大により確実
に避けることができる。上述のように、隣り合うストレ
ージノードは、上広の間隔を有するので、ストレージノ
ード下部より上側のストレージノード上部が粗面化され
ても、短絡マージンはほとんど影響されない。
【００１２】上記本発明の半導体装置では、たとえば、
ストレージノード下部が、金属膜から形成されることが
できる（請求項５）。
【００１３】ストレージノード下部を金属膜で形成する
ことにより、粗面化処理においてシリコンの種が付着し
ても、成長のために必要なシリコンが含まれないので、
隣りのストレージノードの方向である横方向へ突き出す
凸状の成長はありえない。このため隣り合うキャパシタ
間の短絡マージンを、ドープト多結晶シリコンで構成し
たものよりも、より一層、確実なものとすることができ
る。また、金属膜のほうが抵抗が低いので、下部配線と
のコンタクト抵抗を低減することができる。
【００１４】上記本発明の半導体装置では、たとえば、
プラグ配線と、ストレージノード下部とが、同一の金属
膜から形成されることができる（請求項６）。
【００１５】この構成により、プラグ配線とストレージ
ノード下部との界面がなくなること、およびドープト多
結晶シリコンより低抵抗の金属膜によってプラグ配線と
ストレージノード下部とを構成することにより、下部配
線とのコンタクト抵抗を下げることができる。また、プ
ラグ配線形成工程と、ストレージノード下部形成工程と
を、同じ成膜装置内で同じ処理機会に行なうことができ
るので、工程省略を行なうことができる。すなわち、プ
ラグ配線のエッチバックやＣＭＰ(Chemical Mechanical
Polishing)等の処理を省略することができる。
【００１６】上記本発明の半導体装置では、たとえば、
金属膜を、Ｔｉ/ＴｉＮ/Ｔｉの構成を有する金属膜とす
ることができる（請求項７）。
【００１７】上記Ｔｉ/ＴｉＮ/Ｔｉを用いることによ
り、既存の設備を用いて製造しやすく、抵抗が低く、か
つ製造時にも使用中にも高い安定性を有するプラグ配線
やストレージノード下部を得ることができる。
【００１８】上記本発明の半導体装置では、たとえば、
プラグ配線と、ストレージノード下部とが、不純物をド
ープされた多結晶シリコンから形成されることができる
（請求項８）。
【００１９】この構成により、製造中および使用中にお
いて、金属膜よりも反応安定性に優れたプラグ配線およ
びストレージノード下部を得ることができる。また、プ
ラグ配線形成工程と、ストレージノード下部形成工程と
を、同じ成膜装置内で同じ処理機会に行なうことができ
るので、プラグ配線のエッチバックやＣＭＰ等の処理を
省略することができる。
【００２０】本発明の半導体装置の製造方法は、半導体
活性領域と下部配線とを備える下部領域を覆うように形
成された絶縁膜を貫通して、前記下部配線と導通するプ
ラグ配線を形成する工程と、プラグ配線と導通するスト
レージノード下部層を絶縁膜の上に形成する工程と、ス
トレージノード下部層の上にそのまま、またはストレー
ジノード下部層の上に所定の型を配置した後に、ストレ
ージノード上部を形成することになるアモルファスシリ
コン膜を成膜する工程と、アモルファスシリコン膜およ
びストレージノード下部層を、ともにパターニングし
て、絶縁膜の上にストレージノード下部とストレージ上
部とからなるストレージノードを形成する工程と、スト
レージノード上部を構成するアモルファスシリコン膜の
表面を粗面化処理する工程とを備える（請求項９）。
【００２１】この構成により、拡大したキャパシタ容量
と、隣り合うキャパシタ間の拡大した短絡マージンとを
確保した半導体装置を製造することができる。なお、上
記の粗面化されたストレージノード上部の上にさらに誘
電体膜が成膜され、さらにその上にセルプレートの膜が
成膜され、キャパシタが形成される。
【００２２】上記本発明の半導体装置の製造方法では、
たとえば、アモルファスシリコン膜成膜工程では、スト
レージ下部層の上に棒状の型を形成し、ストレージ下部
層および棒状の型の上にアモルファスシリコン膜を形成
し、ストレージノード形成工程では、棒状の型を除去し
て筒状のストレージノード上部を形成することができる
（請求項１０）。
【００２３】この構成により、拡大されたキャパシタ容
量と短絡マージンとを有するスタック型円筒粗面キャパ
シタを備えた半導体装置を製造することができる。
【００２４】上記本発明の半導体装置の製造方法では、
たとえば、ストレージノード形成工程では、棒状の型形
状の側面を被覆するアモルファスシリコン膜を残し、棒
状の型の上面を覆うアモルファスシリコン膜、ストレー
ジノード下部層を被覆するアモルファスシリコン膜、お
よび当該アモルファスシリコン膜によって被覆されたス
トレージノード下部層を、異方性エッチングによって除
去する工程と、異方性エッチング工程で上面が露出した
棒状の型を除去して筒状のアモルファスシリコン膜から
なるストレージノード上部を形成する工程とを備えるこ
とができる（請求項１１）。
【００２５】この構成により、既存の装置を用いて、異
方性エッチングの進行を正確に制御することにより、ス
トレージノード下部を粗面化せず、それより上方に位置
するストレージノード上部のみを粗面化することができ
る。このため、スタック型円筒粗面キャパシタの容量を
拡大し、かつ隣り合うキャパシタどうしの短絡マージン
を確実に拡大することができる。
【００２６】上記本発明の半導体装置の製造方法では、
たとえば、棒状の型を形成する工程では、水分を含む絶
縁膜を形成して棒状にパターニングし、棒状の型を除去
する工程では気相ＨＦを用いて水分を含む絶縁膜を除去
することができる（請求項１２）。
【００２７】気相ＨＦは、水分を含む層とのみ反応する
ものである。リンを含むＢＰＴＥＯＳは水分を含むの
で、気相ＨＦによる異方性エッチングにより、ストレー
ジノード上部の形状のＢＰＴＥＯＳのみを除去すること
ができる。この結果、非常に簡単な工程で筒状のキャパ
シタを形成して、筒の内外面を利用して拡大した容量の
キャパシタを得ることができる。
【００２８】上記本発明の半導体装置の製造方法では、
たとえば、プラグ配線に貫通される絶縁膜を形成する工
程では水分を含まない膜であるＴＥＯＳ膜を形成し、棒
状の型の材料となる絶縁膜を形成する工程では水分を含
む膜であるＢＰＴＥＯＳ膜を形成し、棒状の型を除去す
る工程では気相ＨＦを用いてＢＰＴＥＯＳ膜を除去する
ことができる（請求項１３）。
【００２９】気相ＨＦは水分を含む層とのみ反応してエ
ッチングすることができる。ＢＰＴＥＯＳでは、リンを
含む相が水分を含み、ＴＥＯＳでは水分を含まない。こ
のため、気相ＨＦは、ＢＰＴＥＯＳとのみ反応してこれ
をエッチングする。この結果、ストレージノード下部の
下に位置して露出するＴＥＯＳからなる絶縁膜とは反応
せず、円筒状のアモルファスシリコンに囲まれたＢＰＴ
ＥＯＳのみが反応して除去される。この結果、スタック
型円筒粗面キャパシタを簡単に作製することが可能とな
る。
【００３０】上記本発明の半導体装置の製造方法では、
たとえば、アモルファスシリコン膜成膜工程では、スト
レージノード下部層の上にアモルファスシリコン膜を成
膜し、ストレージノード形成工程では、アモルファスシ
リコン膜およびストレージノード下部層を、ともにエッ
チングして、絶縁膜の上に棒状のストレージノード下部
とストレージノード上部とからなるストレージノードを
形成することができる（請求項１４）。
【００３１】この構成により、既存の設備を用いて容易
に、拡大されたキャパシタ容量と短絡マージンとを有す
る厚膜スタック型キャパシタを備えた半導体装置を製造
することができる。
【００３２】上記本発明の半導体装置の製造方法では、
たとえば、ストレージノード上部形成工程で成膜するア
モルファスシリコン膜としてノンドープトアモルファス
シリコン膜を用いることができる（請求項１５）。
【００３３】アモルファスシリコンは多結晶シリコンに
比べて、粗面化処理において表面に付着したシリコンの
種にシリコン原子を供給して成長を促進する効果が大き
い。しかし、アモルファスシリコンでもリン等の不純物
を含むと、この効果が減少する。このため、アモルファ
スシリコン膜としてノンドープトアモルファスシリコン
膜を用いることにより、ストレージノード上部の表面で
は粗面化を強力に推進し、その下に位置するストレージ
ノード下部での非粗面化の程度との差をより明確にする
ことができる。この結果、たとえ、ストレージノード下
部にドープト多結晶シリコンを用いた場合でも、ストレ
ージノード下部の粗面化を抑制し、その上に位置するス
トレージノード上部の粗面化を十分行ない、両方の粗面
化の程度の差を大きくつけることができる。
【００３４】上記本発明の半導体装置の製造方法では、
たとえば、プラグ配線形成工程において、あらかじめ開
口されたストレージノードコンタクトホールに不純物が
ドープされた多結晶シリコンを堆積し、ストレージノー
ド下部層形成工程において、引き続いて、不純物を含ん
だ多結晶シリコン膜を連続して堆積して、プラグ配線お
よびストレージノード下部層を形成することができる
（請求項１６）。
【００３５】この構成により、プラグ配線とストレージ
ノード下部との間に界面を形成することなく、抵抗の低
い下部配線とのコンタクトを実現することができる。ま
た、プラグ配線を形成するため、コンタクトホールを埋
め込む成膜を行なった後に全面異方性エッチング等の工
程を設ける必要がないので、工程削減を実現することが
できる。このため、プラグ配線のエッチバックやＣＭＰ
等の処理を省略することができる。
【００３６】上記本発明の半導体装置の製造方法では、
たとえば、プラグ配線形成工程において、あらかじめ開
口されたストレージノードコンタクトホールに金属膜を
堆積し、ストレージノード下部層形成工程において、引
き続いて、金属膜を連続して堆積して、プラグ配線およ
び前記ストレージノード下部層を形成することができる
（請求項１７）。
【００３７】この構成により、プラグ配線とストレージ
ノード下部との間に界面を形成することなく、またドー
プト多結晶シリコンより低抵抗の金属膜を用いることに
より、抵抗の低い下部配線とのコンタクトを実現するこ
とができる。また、プラグ配線を形成するため、コンタ
クトホールを埋め込む成膜を行なった後に全面異方性エ
ッチング等の工程を設ける必要がないので、工程削減を
実現することができる。
【００３８】上記本発明の半導体装置の製造方法では、
たとえば、プラグ配線形成工程およびストレージノード
下部層形成工程のうちの少なくとも一方の工程で堆積さ
れる金属膜が、Ｔｉ/ＴｉＮ/Ｔｉの構成を有する金属膜
であることができる（請求項１８）。
【００３９】上記Ｔｉ/ＴｉＮ/Ｔｉを用いることによ
り、既存の設備を用いて製造しやすく、抵抗が低く、か
つ製造時にも使用中にも高い安定性を有するプラグ配線
やストレージノード下部を得ることができる。
【００４０】
【発明の実施の形態】次に図面を用いて本発明の実施の
形態について説明する。
【００４１】（実施の形態１）図１〜図６は、本発明の
実施の形態１におけるＤＲＡＭ等の半導体装置の製造方
法を示す図面である。まず、下部領域（図示せず）の上
に層間絶縁膜１を成膜し、次いで、ストレージノードコ
ンタクトホールを開口した後、リンを４〜８×１０20/
ｃｍ3程度含むリンドープトアモルファスシリコン膜４
を堆積して埋め込む。次いで、プラグ配線以外の部分に
位置するリンドープトアモルファスシリコンを除去する
ために、層間絶縁膜１の上のリンドープトアモルファス
シリコン膜を全面異方性エッチングして、プラグ配線４
ａを形成する。次いで、層間絶縁膜１とプラグ配線４ａ
との上にリンドープト多結晶シリコンからなるストレー
ジノード下部層５およびＢＰＴＥＯＳからなる絶縁堆積
層６を形成する。この後、図１に示すように、レジスト
マスク（図示せず）を用いて、ＢＰＴＥＯＳ６をパター
ニングしてストレージノード上部の型の形状６ａを形成
する。従来では、図３０に示すように、レジストマスク
によりストレージノード上部の形状６ａをパターニング
し、そのレジストマスクとＢＰＴＥＯＳ６ａマスクとを
組み合わせたものをマスクとして、ストレージノード下
部層５をパタニングしていた。しかし、本実施の形態の
図１の段階では、ストレージノード下部層５はエッチン
グされないようにする。
【００４２】この後、図２に示すように、露出したリン
ドープト多結晶シリコン５と、ストレージノード上部の
形状６ａとを覆うように、ノンドープトアモルファスシ
リコン膜８を成膜する。この後、図３に示すように、ノ
ンドープトアモルファスシリコン膜８およびドープト多
結晶シリコン膜５を、両方とも全面異方性エッチングし
て、ストレージノード上部の型６ａの側面を覆うノンド
ープトアモルファスシリコンのみを残す。このノンドー
プトアモルファスシリコンの形状は、略円筒形であり、
ストレージノード上部８ａを形成する。この段階で、ス
トレージノード上部とストレージノード下部とから構成
されるストレージノード７は、それぞれ、間隔１０をも
って分離され、それぞれのストレージノード上部の下に
位置するストレージノード下部５ａの側面が露出する構
造をとる。短絡マージンとなる間隔１０は、この後、実
質的に変わることはない。
【００４３】次いで、図４に示すように、円筒形のノン
ドープトアモルファスシリコン８ａに囲まれているＢＰ
ＴＥＯＳ６ａを気相ＨＦによりエッチングする。このと
き、層間絶縁膜を形成している下地のＴＥＯＳ１はエッ
チングされない。気相ＨＦは、水分を含む層とのみ反応
するものであり、リンを含むＢＰＴＥＯＳ６ａは水分を
含み、ＴＥＯＳ１は水分を含まないからである。このよ
うな気相ＨＦの性質を利用してＴＥＯＳ１を残して、Ｂ
ＰＴＥＯＳ６ａのみをエッチングして除去する。この
後、図５に示すように、ストレージノード上部の骨格を
形成するノンドープトアモルファスシリコンのみが粗面
化されるように、粗面化処理を行ない、ストレージノー
ド上部８ｂが形成される。粗面化処理は次のとおりであ
る。約７００℃、１０-6〜１０-8Torrの高真空にＳｉ2
Ｈ6を流し、図４に示す段階の中間製品を、そのＳｉ2Ｈ
6の流れの中に、所定時間、配置することにより、シリ
コンの種をストレージノード上部の円筒表面に付着させ
る。このとき、Ｓｉ2Ｈ6を流す時間を調整することによ
り、下地の層間絶縁膜のＴＥＯＳ１にシリコンの種を付
着させないことが可能である。この過程では、付着する
相手によってシリコンの種のインキュベーションタイム
が異なり、シリコン上のほうが酸化膜系の上よりもイン
キュベーションタイムが短いことを利用している。その
後、約７００℃でアニールすることにより、円筒に付着
したシリコンの種は、それぞれノンドープトアモルファ
スシリコン８ａからシリコンの供給を受けて成長し表面
から外側に凸状に成長する。シリコンの種は表面に離散
的に位置し、そのシリコンの種から凸部が離散的に表面
から突き出るので、表面全体においては粗面化する。ノ
ンドープトアモルファスシリコン８ａ以外の箇所では、
シリコンの種がないので成長することはない。この結
果、円筒状のノンドープトアモルファスシリコン８ａの
み、選択的に粗面化が行なわれ、粗面化されたストレー
ジノード上部が形成される。
【００４４】粗面化が行なわれたノンドープトアモルフ
ァスシリコン８ｂの下に位置して、その側面が露出して
いるリンドープト多結晶シリコン５ａは、シリコンの移
動が起こり難く、シリコンの成長が生じにくい。このた
め、ストレージノード下部のリンドープト多結晶シリコ
ン５ａの側面では、粗面化が成長しにくい。一方、結晶
化していないノンドープトアモルファスシリコンでは、
シリコンの種が迅速で十分なシリコンの供給を受けて粗
面化が生じ、キャパシタの面積を実質的に増大させる。
一方、ストレージノード下部のリンドープト多結晶シリ
コン５ａの側面が粗面化しにくいので、ストレージノー
ド７の間の間隔１０は実質的に変わらず、短絡マージン
を従来よりも向上させることができる。ここで、粗面化
する部分の膜厚は条件によって異なるが、０．０３〜
０．０５μｍ程度である。このため、両側で合算して
０．０６〜０．１μｍ程度、従来よりも短絡マージンを
拡大することができる。
【００４５】この後、ノンドープトアモルファスシリコ
ンのままでの空乏化を防ぐために、上記の粗面化処理後
にＰＨ3を流すことによりノンドープトアモルファスシ
リコンにリンをドープして空乏化を抑制する状態にす
る。このリンのドーピングは、キャパシタ下部電極とし
て、低い抵抗を有する必要性からも望ましい。この後、
容量絶縁膜およびセルプレート（キャパシタ上部電極）
を成膜することにより、キャパシタを完成する。
【００４６】図６に、上記のキャパシタが形成された半
導体装置を示す。半導体基板２１は、分離酸化膜２２に
よって囲まれた領域に活性領域を有し、これら活性領域
および分離酸化膜の上にビット線２５と、サイドウォー
ル酸化膜２４で被覆されたワード線２３とが配置され
る。ビット線２５は、ビット線コンタクト２６によって
活性領域と導通している。ストレージノード上部８ｂ
は、ストレージノード下部５ａおよびプラグ配線４ａを
介して所定の活性領域または配線に接続されている。プ
ラグ配線が接続されている下部配線の部分の電圧変動に
応じて、キャパシタにおける電荷の蓄積と放出とが生
じ、たとえば、デジタル情報を保持することができる。
【００４７】これら微細化された半導体装置は、上記の
キャパシタを備えることにより、粗面化による容量拡大
と、ストレージノード７の間の短絡マージンの拡大とを
ともに得ることができる。
【００４８】上記本実施の形態１の変形例として、図７
に示すキャパシタ構造を例示することができる。このキ
ャパシタでは、円筒形のノンドープトアモルファスシリ
コン８ａによって囲まれたＢＰＴＥＯＳ６ａをエッチン
グして除かない。このような構造を採用しても、同様
に、拡大したキャパシタ容量と短絡マージンとを得るこ
とができる。この場合には、図７に示すように、円筒の
外側の表面のみが粗面化され、キャパシタ容量の拡大が
はかられ、粗面化されないストレージノード下部により
短絡マージンの拡大を得ることができる。
【００４９】（実施の形態２）図８〜図１２は、本発明
の実施の形態２における半導体装置の製造方法を示す図
である。図８は、ストレージノード下部層として金属膜
１５を成膜した中間製品を示す図である。金属膜として
は、Ｔｉ/ＴｉＮ/Ｔｉ等を用いることができる。ストレ
ージノード下部層として金属膜１５を用いた場合も、実
施の形態１と同様に、レジストマスク（図示せず）を用
いてＢＰＴＥＯＳ６のみエッチングし、金属膜を残す。
上述のように、従来は、レジストマスクを用いてＢＰＴ
ＥＯＳ６をパターニングし、そのレジストマスクとパタ
ーニングされた形状のＢＰＴＥＯＳ６ａとを組み合わせ
てマスクとして、金属膜１５をエッチングしていた。
【００５０】次いで、図８に示す状態に対して、図９に
示すようにノンドープトアモルファスシリコン８を成膜
し、ノンドープトアモルファスシリコン膜８を、全面異
方性エッチングする。さらに、円筒状のノンドープトア
モルファスシリコン膜８ａをマスクにして金属膜１５を
異方性エッチングする（図１０）。次に、円筒状のノン
ドープトアモルファスシリコン８ａに囲まれたＢＰＴＥ
ＯＳ６ａを、気相ＨＦにより選択的にエッチングする
（図１１）。次いで、実施の形態１と同じ方法により粗
面化処理を行なう（図１２）。ストレージノード下部を
構成する金属膜１５ａは実質的にシリコンを含まないの
で、シリコンがその表面で成長することがない。このた
め、ストレージノード下部５ａにリンドープト多結晶シ
リコンを使用する実施の形態１におけるストレージノー
ドよりも、ストレージノード間の間隔１０を、より一
層、確実に拡大することができる。このため、実施の形
態１の半導体装置と同様な拡大したキャパシタ容量を有
したうえで、いっそう確実にストレージノード間の拡大
した短絡マージンを確保することができる。また、金属
膜は抵抗がドープト多結晶シリコンより低いので、下部
配線とのコンタクト抵抗をいっそう低減することができ
る。
【００５１】（実施の形態３）図１３〜図１５は、本発
明の実施の形態３における半導体装置の製造方法を示す
図である。本実施の形態３では、プラグ配線も金属膜１
４によって形成する。金属膜としては、Ｔｉ/ＴｉＮ/Ｔ
ｉ等を用いることができる。本実施の形態では、ストレ
ージノードコンタクトホールに金属膜１４を堆積した
後、そのまま連続してストレージノード下部層としての
金属膜１５を成膜する（図１３参照）。従来、ストレー
ジノードコンタクトホールに導電膜を堆積した後、プラ
グ配線にのみ導電膜が配置するように、層間絶縁膜とプ
ラグ配線とを全面異方性エッチングしていた。本実施の
形態では、この全面異方性エッチングの工程を省略する
ことができる。
【００５２】このストレージノード下部層１５の上に絶
縁堆積層としてのＢＰＴＥＯＳ６を堆積し（図１３）、
レジストマスクを用いて、ＢＰＴＥＯＳ６のみパターニ
ングしてストレージノード上部の形状６ａを形成する
（図１４）。このパターニングの際には，金属膜１５は
エッチングしない。この後、実施の形態２と同様に、ノ
ンドープトアモルファスシリコン８を成膜し、次いで、
ノンドープトアモルファスシリコン８を全面異方性エッ
チングする。さらにストレージノード７の間で露出して
いる金属膜１５を異方性エッチングして、その下の層間
絶縁膜１を露出させる（図１５参照）。この後、円筒状
のノンドープトアモルファスシリコン８ａに囲まれたＢ
ＰＴＥＯＳ６ａを、気相ＨＦで選択的にエッチングす
る。この後、実施の形態１における粗面化処理と同じ方
法により円筒状のノンドープトアモルファスシリコン８
ａを粗面化する（図１５）。図１５によれば、ストレー
ジノード下部の側面は粗面化されず、ノンドープトアモ
ルファスシリコン８のみが粗面化されるので、短絡マー
ジン１０は実施の形態２と同じである。したがって、実
施の形態１における短絡マージンよりも実質的に拡大さ
れている。
【００５３】本実施の形態では、実施の形態２と同じよ
うに、拡大されたキャパシタ容量を確保したうえで、よ
り一層、確実にストレージノード間の短絡防止マージン
を得ることができる。さらに加えて、プラグ配線２と、
ストレージノード下部層とを連続して同じ処理機会に形
成することができるという工程削減の利益を得ることが
できる。また、プラグ配線を金属膜で形成することによ
り、下部配線とのコンタクト抵抗は、リンドープト多結
晶シリコンで形成するよりも低減することができる。プ
ラグ配線と、ストレージノード下部との間に界面を形成
しないので、界面がない分、下部配線とのコンタクト抵
抗を下げることができる。本実施の形態は、ストレージ
ノードコンタクトホールの開口径が０．１μｍ以下であ
れば、金属膜の膜厚を０．０５〜０．１μｍ程度として
埋め込むことができる。このため、下地ＴＥＯＳ１上の
金属膜の膜厚は、従来のリンドープト多結晶シリコンを
用いた場合と同じレベルの膜厚とすることができ、望ま
しい範囲に入る。
【００５４】（実施の形態４）図１６〜図１８は、本発
明の実施の形態における半導体装置製造方法を示す図で
ある。本実施の形態では、ストレージノードコンタクト
ホールにドープトアモルファスシリコンを成膜して埋め
込みを行なう。この埋め込みの際に、層間絶縁膜１の上
にもドープトアモルファスシリコン膜を連続して形成す
る。通常、埋め込みの際には、埋め込みを完全に行なう
ために、図１６に示すように、層間絶縁膜の上にまで成
膜を行なうので、ストレージノード下部層を形成する前
に、これを全面異方性エッチングによって除去してい
た。しかしながら、本実施の形態では、これをストレー
ジノード下部層として用いるので、全面異方性エッチン
グせずに残しておく。埋め込まれたドープトアモルファ
スシリコンも、またストレージノード下部となるドープ
トアモルファスシリコンも、ともに、この後、熱処理に
よってドープト多結晶シリコンに結晶化させる。
【００５５】この後、ドープト多結晶シリコン膜５の上
にＢＰＴＥＯＳ６を堆積して、次いで、レジストマスク
（図示せず）を用いてＢＰＴＥＯＳ６のみエッチングし
てストレージノード７の形状６ａにパターニングする。
ドープト多結晶シリコン層５はエッチングせずに残して
おく。この後は、実施の形態１と同じように、図１７の
状態に対して、ノンドープトアモルファスシリコン膜８
を成膜する。次いで、ストレージノード上部の側面のノ
ンドープトアモルファスシリコンを残して、ノンドープ
トアモルファスシリコン膜８と、ドープト多結晶シリコ
ン膜５とを全面異方性エッチングする。次に、円筒状の
ノンドープトアモルファスシリコン８ａに囲まれたＢＰ
ＴＥＯＳ６ａを気相ＨＦにより選択的にエッチングし
て、円筒状のノンドープトアモルファスシリコンからな
るストレージノード上部を形成する。次に、粗面化処理
を行なうと、ストレージノード下部は粗面化が進行せ
ず、ストレージノード上部のみ粗面化された形状が得ら
れる（図１８）。
【００５６】本実施の形態では、実施の形態１と同じ効
果を得ることに加えて、プラグ配線とストレージノード
下部とが一体化される工程削減の利益を得ることができ
る。さらにプラグ配線とストレージノード下部との間の
界面がなくなるので、下部配線とのコンタクト抵抗は、
界面があるものよりも低減される。
【００５７】本実施の形態では、ストレージノードコン
タクトホールの開口径が、０．１μｍ以下であれば、ド
ープト多結晶シリコンの膜厚も０．０５〜０．１μｍ程
度で埋め込むことができる。このため、ＴＥＯＳからな
る層間絶縁膜１上のドープト多結晶シリコンの膜厚が、
従来のドープト多結晶体シリコンからなるストレージノ
ード下部５ａの厚さと変わらないレベルとすることがで
き、望ましい。
【００５８】（実施の形態５）図１９〜図２１は、本発
明の実施の形態５における半導体装置の製造方法を示す
図である。本実施例では、半導体装置が厚膜スタック型
キャパシタを備えている。図１９に示すように、プラグ
配線４ａと、ドープト多結晶シリコンからなるストレー
ジノード下部層５とを形成した後、ストレージノード下
部層の上にノンドープトアモルファスシリコン層１８を
形成する。この後、レジストマスク（図示せず）を用い
て、ノンドープトアモルファスシリコン１８と、ドープ
ト多結晶シリコン膜５とをパターニングして、ストレー
ジノード上部１８ａを形成する（図２０）。このパター
ニングでは、ストレージノード下部層５もエッチングし
てストレージノード下部５ａを形成し、各々のストレー
ジノードを互いに分離させる。次に、粗面化処理を行な
うと、図２１に示すように、ノンドープトアモルファス
シリコンの表面のみが粗面化されたストレージノード上
部１８ｂが形成され、ストレージノード下部５ａの側面
は粗面化が抑制される。このため、従来よりも拡大され
たストレージノード間の短絡防止マージン１０を確保す
ることができる。
【００５９】この後、ノンドープトアモルファスシリコ
ンのままでの空乏化を防ぐために、上記の粗面化処理後
にＰＨ3を流すことによりノンドープトアモルファスシ
リコンにリンをドープして空乏化を抑制する状態にす
る。このリンのドーピングは、キャパシタ下部電極とし
て、低い抵抗を有する必要性からも望ましい。この後、
容量絶縁膜およびセルプレート（キャパシタ上部電極）
を成膜することにより、キャパシタを完成する。
【００６０】図２２は、キャパシタおよび下部領域を含
んだ部分の半導体装置を示す図である。図２２におい
て、半導体基板２１は、分離酸化膜２２によって囲まれ
た領域に活性領域を有し、これら活性領域および分離酸
化膜の上にビット線２５と、サイドウォール酸化膜２４
で被覆されたワード線２３とが配置される。ビット線２
５は、ビット線コンタクト２６によって活性領域と導通
している。ストレージノード上部８ｂは、ストレージノ
ード下部５ａおよびプラグ配線４ａを介して所定の活性
領域または配線に接続されている。
【００６１】これら微細化された半導体装置は、容量が
十分大きい厚肉スタック型キャパシタを得たうえで、十
分な大きさの短絡防止マージンを確保することができ
る。
【００６２】（実施の形態６）図２３は、本発明の実施
の形態６における半導体装置を示す断面図である。本実
施の形態では、ストレージノード下部を金属膜１５ａに
よって形成している。金属膜としては、Ｔｉ/ＴｉＮ/Ｔ
ｉ等を挙げることができる。本半導体装置は、実施の形
態１、２および５を組み合わせて製造することができ
る。
【００６３】上記の構成により、拡大したキャパシタ容
量を有したうえで、いっそう確実にストレージノード間
の短絡マージンを確保することができる。また、金属膜
は抵抗がドープト多結晶シリコンより低いので、下部配
線とのコンタクト抵抗をいっそう低減することができ
る。
【００６４】（実施の形態７）図２４は、本発明の実施
の形態７における半導体装置を示す図である。この半導
体装置では、プラグ配線１４と、ストレージノード下部
１５ａとが、同じ金属膜で形成されている。このため、
厚膜スタック型キャパシタにおいて、拡大したキャパシ
タ容量と、拡大した短絡マージンとを確保したうえで、
金属膜による低い抵抗、プラグ配線１４とストレージノ
ード下部１５ａとの界面がないことによる下部配線との
コンタクト抵抗の低減、およびプラグ配線とストレージ
ノード下部層とを連続して作製することによる工数低減
を得ることができる。
【００６５】（実施の形態８）図２５は、本発明の実施
の形態８における半導体装置を示す図である。この半導
体装置では、プラグ配線４と、ストレージノード下部５
ａとが、同じドープト多結晶シリコンで形成されてい
る。このドープト多結晶シリコンは、ドープトアモルフ
ァスシリコンを成膜して熱処理によって多結晶化したも
のである。
【００６６】上記の厚膜スタック型キャパシタでは、実
施の形態４の半導体装置と同様の効果を得ることができ
る。すなわち、拡大したキャパシタ容量と、拡大した短
絡マージンとを確保したうえで、プラグ配線とストレー
ジノード下部との界面がないことによる下部配線とのコ
ンタクト抵抗の低減、およびプラグ配線とストレージノ
ード下部層とを連続して作製することによる工数低減を
得ることができる。
【００６７】上記において、本発明の実施の形態につい
て説明を行なったが、上記に開示された本発明の実施の
形態は、あくまで例示であって、本発明の範囲はこれら
発明の実施の形態に限定されない。本発明の範囲は、特
許請求の範囲の記載によって示され、さらに特許請求の
範囲の記載と均等の意味および範囲内でのすべての変更
を含むものである。
【００６８】
【発明の効果】本発明の半導体装置またはその製造方法
を用いることにより、拡大されたキャパシタ容量を有
し、確実に短絡マージンを確保したキャパシタを備えた
微細化された半導体装置を得ることができる。また、ス
トレージノード下部等に金属膜を用いることにより、短
絡マージンをさらに確実なものとして、下部配線との低
抵抗コンタクトを実現することができる。また、下部配
線と接続するプラグ配線とストレージノード下部との成
膜を、連続して同じ処理機会に行なうことにより、工程
省略を実現し、両部材の界面がない分だけ低い低抵抗コ
ンタクトを得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の製造方
法において、ストレージノード上部の形状をパターニン
グした段階の断面図である。
【図２】 図１の状態にノンドープトアモルファスシリ
コン膜を成膜した段階の断面図である。
【図３】 図２の状態に全面異方性エッチングを行なっ
た段階の断面図である。
【図４】 図３の状態に異方性エッチングを行ない円筒
状ストレージノード上部で囲まれたＢＯＴＥＯＳを除去
した段階の断面図である。
【図５】 図４の状態の円筒状ストレージノード上部を
粗面化した段階の断面図である。
【図６】 実施の形態１においてストレージノード上部
と、下部配線とを併せて示す断面図である。
【図７】 実施の形態１の変形例を示す断面図である。
【図８】 本発明の実施の形態２の半導体装置の製造方
法において、金属膜からなるストレージノード下部層の
上に、ストレージノード上部の形状をパターニングして
形成した段階の断面図である。
【図９】 図８の状態にノンドープトアモルファスシリ
コン膜を成膜した段階の断面図である。
【図１０】 図９の状態に全面異方性エッチングを行な
った段階の断面図である。
【図１１】 図１０の状態に異方性エッチングを行ない
円筒状ストレージノード上部で囲まれたＢＯＴＥＯＳを
除去した段階の断面図である。
【図１２】 図１１の状態の円筒状ストレージノード上
部を粗面化した段階の断面図である。
【図１３】 本発明の実施の形態３の半導体装置の製造
方法において、Ｔｉ/ＴｉＮ/Ｔｉからなるプラグ配線と
ストレージノード下部層とを形成し、ＢＰＴＥＯＳを堆
積した段階の断面図である。
【図１４】 図１３の状態に対して、ＢＰＴＥＯＳをパ
ターニングしてストレージノード上部の形状を形成した
段階の断面図である。
【図１５】 図１４の状態から円筒状のストレージノー
ド上部を形成し、粗面化処理を行なった段階の断面図で
ある。
【図１６】 本発明の実施の形態４の半導体装置の製造
方法において、ドープト多結晶シリコンからなるプラグ
配線とストレージノード下部層とを形成した段階の断面
図である。
【図１７】 図１６の状態に対して、ＢＰＴＥＯＳを堆
積し、ＢＰＴＥＯＳをパターニングしてストレージノー
ド上部の形状を形成した段階の断面図である。
【図１８】 図１７の状態に対して、円筒状ストレージ
ノード上部を形成し、粗面化処理を施した段階の断面図
である。
【図１９】 本発明の実施の形態５の半導体装置の製造
方法において、ストレージノード下部層の上にノンドー
プトアモルファスシリコンを成膜した段階の断面図であ
る。
【図２０】 図１９の状態に対して、ノンドープトアモ
ルファスシリコンと、ストレージノード下部層とをパタ
ーニングしてストレージノードを形成した段階の断面図
である。
【図２１】 図２０の状態に対して、粗面化処理を行な
った段階の断面図である。
【図２２】 実施の形態５においてストレージノード上
部と、下部配線とを併せて示す断面図である。
【図２３】 本発明の実施の形態６の半導体装置を示す
断面図である。
【図２４】 本発明の実施の形態７の半導体装置を示す
断面図である。
【図２５】 本発明の実施の形態８の半導体装置を示す
断面図である。
【図２６】 従来の半導体装置の製造方法において、ス
トレージノードコンタクトホールを開口した段階の断面
図である。
【図２７】 図２６の状態に対して、ストレージノード
コンタクトホールを導電膜で埋め込んだ段階の断面図で
ある。
【図２８】 図２７の状態に対して、全面異方性エッチ
ングを行なった段階の断面図である。
【図２９】 図２８の状態に対して、ストレージノード
下部層を形成した段階の断面図である。
【図３０】 図２９の状態に対してＢＰＴＥＯＳを堆積
し、ＢＰＴＥＯＳとストレージノード下部とをパターニ
ングしてストレージノードの形状を形成した段階の断面
図である。
【図３１】 図３０の状態に対して、ノンドープトアモ
ルファスシリコン膜を成膜した段階の断面図である。
【図３２】 図３１の状態に対して、全面異方性エッチ
ングを行なった段階の断面図である。
【図３３】 図３２の状態に異方性エッチングを行ない
円筒状ストレージノード上部で囲まれたＢＯＴＥＯＳを
除去した段階の断面図である。
【図３４】 図３３の状態に対して、粗面化処理を施し
て、ストレージノード上部のみ粗面化する。
【符号の説明】
１ 層間絶縁膜、４，４ａ プラグ配線（層）、５ ス
トレージノード下部層、５ａ ストレージノード下部、
６ ＢＰＴＥＯＳ、６ａ ストレージノード上部の型
（ＢＰＴＥＯＳ）、７ ストレージノード、８ ノンド
ープトアモルファスシリコン膜、８ａ ストレージノー
ド上部、８ｂ 粗面化されたストレージノード上部、１
０ ストレージノード下部間隔（短絡マージン）、１４
金属膜からなるプラグ配線、１５ 金属膜からなるス
トレージノード下部層、１５ａ 金属膜からなるストレ
ージノード下部、１８ ノンドープトアモルファスシリ
コン膜、１８ａ ストレージノード上部、１８ｂ 粗面
化されたストレージノード上部、２２ 分離酸化膜、２
３ ワード線、２４ サイドウォール酸化膜、２５ビッ
ト線、２６ ビット線コンタクト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 蓮沼 英司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F083 AD24 AD48 AD56 AD62 GA28 JA33 JA39 JA40 MA06 MA17 NA01 NA08 PR33

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 絶縁膜を貫通して、下部配線と導通する
    プラグ配線と、 前記プラグ配線と導通し、前記絶縁膜の上に位置する、
    粗面化していない表面を有するストレージノード下部
    と、 前記ストレージノード下部の側面を覆わないように、当
    該ストレージノード下部の上に位置し、粗面化した表面
    を有するストレージノード上部とを備える、半導体装
    置。
  2. 【請求項２】 前記ストレージノード上部が筒状であ
    る、請求項１に記載の半導体装置。
  3. 【請求項３】 前記ストレージノード上部が棒状であ
    る、請求項１に記載の半導体装置。
  4. 【請求項４】 前記ストレージノード下部が、不純物を
    ドープされた多結晶シリコンから形成されている、請求
    項１〜３のいずれかに記載の半導体装置。
  5. 【請求項５】 前記ストレージノード下部が、金属膜か
    ら形成されている、請求項１〜３のいずれかに記載の半
    導体装置。
  6. 【請求項６】 前記プラグ配線と、前記ストレージノー
    ド下部とが、同一の金属膜から形成されている、請求項
    １〜３、５のいずれかに記載の半導体装置。
  7. 【請求項７】 前記金属膜が、Ｔｉ/ＴｉＮ/Ｔｉの構成
    を有する金属膜である、請求項５または６に記載の半導
    体装置。
  8. 【請求項８】 前記プラグ配線と、前記ストレージノー
    ド下部とが、不純物をドープされた多結晶シリコンから
    形成されている、請求項１〜４のいずれかに記載の半導
    体装置。
  9. 【請求項９】 半導体活性領域と下部配線とを備える下
    部領域を覆うように形成された絶縁膜を貫通して、前記
    下部配線と導通するプラグ配線を形成する工程と、 前記プラグ配線と導通するストレージノード下部層を前
    記絶縁膜の上に形成する工程と、 前記ストレージノード下部層の上にそのまま、または前
    記ストレージノード下部層の上に所定の型を配置した後
    に、ストレージノード上部を形成することになるアモル
    ファスシリコン膜を成膜する工程と、 前記アモルファスシリコン膜および前記ストレージノー
    ド下部層を、ともにパターニングして、前記絶縁膜の上
    にストレージノード下部とストレージ上部とからなるス
    トレージノードを形成する工程と、 前記ストレージノード上部を構成するアモルファスシリ
    コン膜の表面を粗面化処理する工程とを備える、半導体
    装置の製造方法。
  10. 【請求項１０】 前記アモルファスシリコン膜成膜工程
    では、前記ストレージ下部層の上に棒状の型を形成し、
    前記ストレージ下部層および前記棒状の型の上にアモル
    ファスシリコン膜を形成し、前記ストレージノード形成
    工程では、前記棒状の型を除去して筒状のストレージノ
    ード上部を形成する、請求項９に記載の半導体装置の製
    造方法。
  11. 【請求項１１】 前記ストレージノード形成工程では、
    前記棒状の型形状の側面を被覆するアモルファスシリコ
    ン膜を残し、前記棒状の型の上面を覆うアモルファスシ
    リコン膜、前記ストレージノード下部層を被覆するアモ
    ルファスシリコン膜、および当該アモルファスシリコン
    膜によって被覆されたストレージノード下部層を、異方
    性エッチングによって除去する工程と、前記異方性エッ
    チング工程で上面が露出した前記棒状の型を除去して筒
    状の前記アモルファスシリコン膜からなる前記ストレー
    ジノード上部を形成する工程とを備える、請求項１０に
    記載の半導体装置の製造方法。
  12. 【請求項１２】 前記棒状の型を形成する工程では、水
    分を含む絶縁膜を形成して棒状にパターニングし、前記
    棒状の型を除去する工程では気相ＨＦを用いて前記水分
    を含む絶縁膜を除去する、請求項１１に記載の半導体装
    置の製造方法。
  13. 【請求項１３】 前記プラグ配線に貫通される絶縁膜を
    形成する工程では水分を含まない膜であるＴＥＯＳ(Tet
    ra-Ethyl-Ortho-Silicate)膜を形成し、前記棒状の型の
    材料となる絶縁膜を形成する工程では水分を含む膜であ
    るＢＰＴＥＯＳ(Boro-Phospho- Tetra-Ethyl-Ortho-Sil
    icate)膜を形成し、前記棒状の型を除去する工程では気
    相ＨＦを用いて前記ＢＰＴＥＯＳ膜を除去する、請求項
    １１または１２に記載の半導体装置の製造方法。
  14. 【請求項１４】 前記アモルファスシリコン膜成膜工程
    では、前記ストレージノード下部層の上に、直接、アモ
    ルファスシリコン膜を成膜し、前記ストレージノード形
    成工程では、前記アモルファスシリコン膜および前記ス
    トレージノード下部層を、ともにエッチングして、前記
    絶縁膜の上に棒状のストレージノード下部とストレージ
    ノード上部とからなるストレージノードを形成する、請
    求項９に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記ストレージノード上部形成工程に
    おいて成膜するアモルファスシリコン膜として、ノンド
    ープトアモルファスシリコン膜を用いる、請求項９〜１
    ４のいずれかに記載の半導体装置の製造方法。
  16. 【請求項１６】 前記プラグ配線形成工程において、あ
    らかじめ開口されたストレージノードコンタクトホール
    に不純物がドープされた多結晶シリコンを堆積し、前記
    ストレージノード下部層形成工程において、引き続い
    て、前記不純物を含んだ多結晶シリコン膜を連続して堆
    積して、前記プラグ配線および前記ストレージノード下
    部層を形成する、請求項９〜１５のいずれかに記載の半
    導体装置の製造方法。
  17. 【請求項１７】 前記プラグ配線形成工程において、あ
    らかじめ開口されたストレージノードコンタクトホール
    に金属膜を堆積し、前記ストレージノード下部層形成工
    程において、引き続いて、前記金属膜を連続して堆積し
    て、前記プラグ配線および前記ストレージノード下部層
    を形成する、請求項９〜１５のいずれかに記載の半導体
    装置の製造方法。
  18. 【請求項１８】 前記プラグ配線形成工程およびストレ
    ージノード下部層形成工程のうちの少なくとも一方の工
    程で堆積される金属膜が、Ｔｉ/ＴｉＮ/Ｔｉの構成を有
    する金属膜である、請求項１７に記載の半導体装置の製
    造方法。
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