JPH06181295A - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

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JPH06181295A
JPH06181295A JP4339292A JP33929292A JPH06181295A JP H06181295 A JPH06181295 A JP H06181295A JP 4339292 A JP4339292 A JP 4339292A JP 33929292 A JP33929292 A JP 33929292A JP H06181295 A JPH06181295 A JP H06181295A
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semiconductor memory
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泰 雨 李
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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Abstract

(57)【要約】 (修正有) 【目的】 メモリ装置のキャパシターの有効面積を拡張
してセルキャパシタンスを増加させることができる半導
体メモリ装置を提供する。 【構成】 半導体基板上に一個のトランジスターと一個
のキャパシターから構成されるメモリセルを複数備える
半導体メモリ装置において、前記キャパシターは、その
一部が前記トランジスターのソース領域7と連結され.
その中心部に外部と連通されたボックス形のトンネル2
1を備えたストリッジ電極を備える。 【効果】 これにより、前記半導体メモリ装置は従来の
半導体メモリ装置よりキャパシターの有効面積を増加さ
せ蓄積容量を向上させ、平坦化にも優れた特性を有す
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体メモリ装置及びそ
の製造方法に係り、特にメモリ装置のキャパシターの有
効面積を拡張してセルキャパシタンスを増加させうる半
導体メモリ装置及びその製造方法に関する。
【0002】
【従来の技術】最近半導体製造技術の発展とメモリ素子
の応用分野が拡張されることにより、大容量のメモリ素
子開発が進行中であるが、特に1個のメモリセルを1個
のキャパシターと1個のトランジスターから構成するこ
とにより、高集積化に有利なDRAMの刮目に価する発
展が成されてきた。このようなDRAMの高速化、高容
量化及び小型化はメモリセルが占す単位面積の縮小によ
り可能になるが、メモリセルの単位面積の縮小はセルキ
ャパシタンスの減少をもたらし、これはソフトエラー率
に対するメモリセルの免疫性を低下させるので情報の信
頼性ある貯蔵を不可能にする。
【0003】単位面積に貯蔵できるキャパシタンスを増
加させるための研究は信頼性ある情報貯蔵及び半導体装
置の小型化、高機能化に大きな役割をするので、これに
関する多くの報告が発表されている。
【0004】トレンチ(trench)形、スタック
(stack)形及びスタック−トレンチ併合形のキャ
パシター構造は単位面積に貯蔵できるキャパシタンスを
増加させるため提案されたものである。トレンチ形キャ
パシターは多量のキャパシタンスを確保する点では優れ
た特性を有するが、ソフトエラー率が大きく、製造上の
難点が多く、漏泄電流の問題が深刻である。これに比べ
てスタック形キャパシターは段階が容易で、ソフトエラ
ーに対する免疫性が大きいキャパシターとしてこれに対
する研究が更に活発に進行している。
【0005】図1ないし図4の従来の技術は米国特許番
号第4,974,040号に記載の“ダイナミックラン
ダムアクセスメモリ装置及びその製造方法”であり、単
層形のスタック形キャパシターを備えた半導体メモリ装
置の製造過程を示した段階の流れ図である。
【0006】図1を参照すると、半導体基板100上に
活性領域と非活性領域を分離するためのフィールド酸化
膜101を形成し、引続き前記半導体基板にゲート電極
5を形成し、ソース領域7及びドレーン領域8は前記ゲ
ート電極5をマスクとして半導体基板100に不純物を
ドーピングして形成し、前記ゲートとドレーンとソース
から構成されたトランジスターの全面に前記ゲート電極
を絶縁させるための目的及び食刻阻止の目的で第1絶縁
膜9を形成する。
【0007】図2を参照すると、前記半導体基板の第1
絶縁膜9を写真食刻工程法で食刻してコンタクトホール
11を形成する。
【0008】図3を参照すると、前記トランジスターが
形成された半導体基板全面に導電物質を沈積して第1導
電層を形成した後、ストリッジ電極パターン15を形成
する工程を示したものである。ここで不純物がドーピン
グされた多結晶シリコンで沈積して第1導電層を形成し
た後、ストリッジ電極パターンを形成するためのマスク
パターンを適用してストリッジ電極15を形成する。
【0009】図4を参照すると、第1誘電体膜16及び
プレート電極17を形成する工程であり、前記ストリッ
ジ電極15全面に誘電物質を薄く塗布して第1誘電体膜
16を形成し、前記半導体基板全面に、例えば不純物が
ドーピングされた多結晶シリコンのような導電物質を沈
積して第2導電層を形成した後、プレート電極形成のた
めのマスクパターンを適用してプレート電極17を形成
する。
【0010】前記工程を経て製造された従来のスタック
形キャパシターを備えた半導体メモリ装置は、寄生トラ
ンジスターが少なく、ソフトエラーに強い反面、キャパ
シターの面積が単一セルの小さい部分で限定されており
蓄積容量の増大が難しく、前記蓄積容量を増加させるた
めに限定された領域上でストリッジ電極の表面積を拡張
させる場合には、ストリッジ電極が形成される領域のコ
ンタクトホールの深さが深く段差がひどくなり、また、
キャパシターの上部が平坦でないのでメタル工程時に難
点が多い。
【0011】
【発明が解決しようとする課題】したがって本発明の目
的は、キャパシターの有効面積を拡張して蓄積容量を増
加することができ、平坦化の面でも優れた特性を有す半
導体メモリ装置を提供することにある。
【0012】本発明の他の目的は、前記蓄積容量を増加
することができ、平坦化の面でも優れた特性を有す半導
体メモリ装置の効率的な製造方法を提供することにあ
る。
【0013】
【課題を解決するための手段】前記目的を達成するため
に半導体メモリ装置は、半導体基板上に一個のトランジ
スターと一個のキャパシターから構成されるメモリセル
を複数備える半導体メモリ装置において、前記キャパシ
ターは、その一部が前記トランジスターのソース領域と
連結され、その中心部にボックス形のトンネルを備えた
ストリッジ電極を備えることを特徴とする。
【0014】前記他の目的を達成するために本発明の製
造方法は、半導体基板上に一個のトランジスターと一個
のキャパシターから構成されるメモリセルを複数備える
半導体メモリ装置の製造方法において、前記半導体基板
上に素子形成領域と素子分離領域を限定するためのフィ
ールド酸化膜を形成する段階と、前記素子形成領域の半
導体基板上に前記トランジスターを形成する段階と、前
記トランジスターを絶縁させるための第1絶縁膜を形成
する段階と、前記トランジスターのソース領域を露出さ
せるために前記第1絶縁膜を食刻することによりコンタ
クトホールを形成する段階と、前記コンタクトホールを
通じてその一部が前記ソース領域と連結され、その中心
部に外部と連通されたボックス形のトンネルを備えたス
トリッジ電極を形成する段階を備えることを特徴とす
る。
【0015】
【作用】本発明はその一部がトランジスターのソース領
域と連結され、その中心部に外部と連通されたボックス
形のトンネルを備えたストリッジ電極を形成することに
より、ストリッジ電極の利用面積を増加させ、キャパシ
ター形成後その上部を平坦にする。
【0016】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。
【0017】図5ないし図9は本発明による半導体メモ
リ装置の製造工程の一実施例の工程流れ図である。
【0018】まず図5を参照すると、半導体基板100
上に素子形成領域と素子分離領域を限定するためのフィ
ールド酸化膜101を形成し、前記素子形成領域の半導
体基板上にゲート電極5を形成した後、前記ゲート電極
5をマスクとして半導体基板に不純物をドーピングして
ソース7及びドレーン8領域を形成する。
【0019】次いで、前記ゲート電極5とソース7及び
ドレーン8領域から構成されたトランジスター全面に前
記トランジスターを絶縁するための絶縁物質として、例
えば第1HTO(High Temperature
Oxide)を用いて第1絶縁膜9を形成し、前記トラ
ンジスターのソース7領域を露出させるため前記第1絶
縁膜9を食刻してコンタクトホールを形成する。
【0020】図6を参照すると、前記コンタクトホール
形成段階後、結果物全面に、例えば第1多結晶シリコン
や不純物がドーピングされた第1多結晶シリコンを約1
000Å程度の厚さで塗布して第1物質層15を形成
し、次いで前記第1物質層15上に第2絶縁物質とし
て、例えばBPSG(Boro−Phospho−Si
licate−Glass)を約3500Å程度の厚さ
で蒸着して第2絶縁膜17を形成する。
【0021】図7及び図8を参照すると、前記第2絶縁
膜17全面をエッチバックして前記第1物質層15の一
部領域を露出させ、次いで、結果物全面に、例えば第2
多結晶シリコンや不純物がドーピングされた第2多結晶
シリコンを約500Å程度の厚さで塗布して第2物質層
19を形成する。ここで、前記第1及び第2物質層1
5、19は食刻率が同一である。次いで前記ソース領域
上の第2物質層19上に写真食刻マスクパターン20を
形成する。
【0022】次いで、前記写真食刻マスクパターン20
を適用して前記第1及び第2物質層15、19を同時に
食刻してストリッジ電極パターンを形成し、前記第2絶
縁膜17をSBOE(Surfactant Buff
ered Oxide Etchant;NH4F(A
mmonium Fluoride):HF(Hydr
ogen Fluoride)=7:1)溶液で処理し
て除去することにより、その中心部に外部と連通された
ボックス形のトンネル21を備えたストリッジ電極1
5’を完成する。このとき、前記第2物質層19は完全
に食刻せず一部のみ食刻して、後続工程である食刻時前
記写真食刻マスクパターン領域上の第2物質層19下部
の構造物に対してバッファーの役割をするようにする。
次いで前記第1及び第2物質層15、19が不純物がド
ーピングされていない多結晶シリコンの場合には、前記
写真食刻マスクパターンを除去した後、POCl3 (P
hosphorus Oxy−Chloride)で第
1及び第2物質層15、19からなるストリッジ電極1
5’を同時にドーピングする。
【0023】図9を参照すると、前記第1及び第2物質
層からなり、その中心部に外部と連通されたボックス形
のトンネル21を備えたストリッジ電極上に誘電物質を
塗布して誘電体膜25を形成し、次いで前記誘電体膜2
5形成後、結果物全面にプレート電極を形成するための
導電物質として、例えば不純物がドーピングされた第3
多結晶シリコンを塗布して第1導電層27を形成する。
このとき、前記誘電物質は前記ボックス形のトンネル内
部面にも形成され、また前記第1導電層27を形成する
導電物質は前記ボックス形の中心部にある外部と連通さ
れたトンネルにも埋めこまれる。
【0024】図10ないし図14は本発明による半導体
メモリ装置の製造工程の他の実施例の工程流れ図であ
る。
【0025】まず、図10を参照すると、半導体基板1
00上に素子形成領域と素子分離領域を限定するための
フィールド酸化膜101を形成し、前記素子形成領域の
半導体基板100上にゲート電極5を形成した後、前記
ゲート電極5をマスクとして半導体基板に不純物をドー
ピングしてソース領域7及びドレーン8領域を形成す
る。
【0026】次いで、前記ゲート電極5とソース領域7
及びドレーン8領域から構成されたトランジスター全面
に前記トランジスターを絶縁するための絶縁物質とし
て、例えば第1HTOを用いて第1絶縁膜9を形成し、
前記トランジスターのソース7及びドレーン8領域を露
出させるため第1絶縁膜9を食刻してコンタクトホール
を形成する。
【0027】図11を参照すると、前記コンタクトホー
ル形成工程後、結果物全面に、例えば第1多結晶シリコ
ンや不純物がドーピングされた第1多結晶シリコンを約
1000Å程度の厚さで塗布して第1物質層15を形成
し、次いで前記第1物質層15上に第2絶縁膜として、
例えばBPSGを約3500Å程度の厚さで蒸着して第
2絶縁膜17を形成する。
【0028】図12を参照すると、前記第2絶縁膜17
全面をエッチバックして前記第1物質層15の一部領域
を露出させ、次いで形成された結果物全面に、例えば第
2多結晶シリコンや不純物がドーピングされた第2多結
晶シリコンを約500Å程度の厚さで塗布して第2物質
層19を形成する。
【0029】図13を参照すると、前記ソース7領域上
の第2物質層19上に所定の大きさで写真食刻マスクパ
ターン20を形成し、前記写真食刻マスクパターン20
を適用して前記第1及び第2物質層15、19を同時に
食刻してストリッジ電極15’を形成する。このとき、
ドレーン8領域上の第1物質層15は前記第1物質層1
5上にある第2絶縁膜17が食刻から保護するので残さ
れる。次いで、前記第2絶縁膜17をSBOE溶液で処
理して除去することによりその中心部に外部と連通され
たボックス形のトンネル21を備えたストリッジ電極を
完成し、食刻されず残っているドレーン8領域上の第1
物質層はビットライン23を形成する。
【0030】図14を参照すると、前記写真食刻マスク
パターンを除去し、前記第1及び第2物質層15、19
が、不純物がドーピングされていない多結晶シリコンか
ら形成された場合には、POCl3 で第1及び第2物質
層15、19を同時にドーピングする。
【0031】次いで、前記第1及び第2物質層15、1
9からなり、その中心部に外部と連通されたボックス形
のトンネル21を備えたストリッジ電極上に誘電物質を
塗布して誘電体膜25を形成し、前記誘電体膜25形成
後、結果物全面にプレート電極を形成するための導電物
質として、例えば不純物がドーピングされた第3多結晶
シリコンを塗布して第1導電層27を形成する。このと
き、前記第1導電層27を形成する導電物質は前記ボッ
クス形の中心部にある外部と連通されたトンネルにも埋
めこまれる。
【0032】図15ないし図19は本発明による半導体
メモリ装置の製造工程を示した更に他の実施例の工程流
れ図である。
【0033】まず、図15を参照すると、前記図10な
いし図12までの工程と同一なので前記図10ないし図
12を参照する。但し、前記第1及び第2物質層15、
19は前記第1及び第2多結晶シリコンのグレーンの大
きさを異にするか、不純物がドーピングされた第1及び
第2多結晶シリコンの場合、不純物の種類やドーピング
濃度を調節してそれぞれ食刻率を異にする。
【0034】図16を参照すると、前記ソース7領域上
の第2物質層19上にフォトレジストを塗布、マスク露
光及び現像等の工程を経て所定の大きさで第1写真食刻
マスクパターン20を形成する。
【0035】図17を参照すると、前記第1写真食刻マ
スクパターン20を適用して前記第2物質層19を食刻
し、次いで前記第2絶縁膜17をSBOE溶液で処理し
て除去する。このときドレーン8領域上部の第1物質層
15が現れる。
【0036】図18を参照すると、前記ドレーン8領域
上部の第1物質層15上にビットラインを形成するため
の第2写真食刻マスクパターン22を形成する。次い
で、前記第1及び第2写真食刻マスクパターン20、2
2を適用して前記第2物質層19を食刻して、その中心
部に外部と連通されたボックス形のトンネル21を備え
たストリッジ電極とビットライン23を形成する。
【0037】図19を参照すると、前記第1及び第2写
真食刻マスクパターンを除去し、前記第1及び第2物質
層15、19が不純物がドーピングされていない多結晶
シリコンの場合にはPOCl3 で第1及び第2物質層1
5、19を同時にドーピングする。
【0038】次いで、前記第1及び第2物質層15、1
9からなり、その中心部に外部と連通されたボックス形
のトンネル21を備えたストリッジ電極上に誘電物質を
塗布して誘電体膜25を形成し、前記誘電体膜25形成
後、結果物全面にプレート電極を形成するための導電物
質として、例えば不純物がドーピングされた第3多結晶
シリコンを塗布して第1導電層27を形成する。このと
き前記第1導電層27を形成する導電物質は前記ボック
ス形の中心部にある外部と連通されたトンネルにも埋め
こまれる。
【0039】
【発明の効果】前記工程を経て製造された本発明による
半導体メモリ装置は、その一部がトランジスターのソー
ス領域と連結され、その中心部に外部と連通されたトン
ネルを備えたボックス形のストリッジ電極を備えて、従
来のスタック形キャパシターより約30%〜40%程度
までその有効面積を増加させることができた。これによ
って、蓄積容量が6fF〜8fF程度向上した。それだ
けではなく、ストリッジ電極の表面積の増加にもかかわ
らずストリッジ電極が形成される領域のコンタクトホー
ルの深さが深くならないので、段差により発生する問題
点を減少することができる。
【図面の簡単な説明】
【図1】 従来の技術による半導体メモリ装置の製造工
程を示した工程流れ図である。
【図2】 従来の技術による半導体メモリ装置の製造工
程を示した工程流れ図である。
【図3】 従来の技術による半導体メモリ装置の製造工
程を示した工程流れ図である。
【図4】 従来の技術による半導体メモリ装置の製造工
程を示した工程流れ図である。
【図5】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
【図6】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
【図7】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
【図8】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
【図9】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
【図10】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
【図11】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
【図12】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
【図13】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
【図14】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
【図15】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
【図16】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
【図17】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
【図18】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
【図19】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
【符号の説明】
5 ゲート電極 7 トランジスターのソース領域 8 ドレーン領域 9 第1絶
縁膜 15 第1導電層 15’ スト
リッジ電極 17 第2絶縁膜 19 第2導
電層 20 マスクパターン 21 トンネ
ル 22 第2マスクパターン 23 ビット
ライン 100 半導体基板 101 フィー
ルド酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 東 建 大韓民國京畿道水原市勸善區仁溪洞 新盤 浦アパート101棟1115號

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に一個のトランジスターと
    一個のキャパシターから構成されるメモリセルを複数備
    える半導体メモリ装置において、前記キャパシターは、
    その一部が前記トランジスターのソース領域と連結さ
    れ、その中心部に外部と連通されたボックス形のトンネ
    ルを備えたストリッジ電極を備えることを特徴とする半
    導体メモリ装置。
  2. 【請求項2】 前記ストリッジ電極は前記トランジスタ
    ーのゲート電極の上部の所定領域まで拡張された形態か
    らなることを特徴とする請求項1記載の半導体メモリ装
    置。
  3. 【請求項3】 半導体基板上に一個のトランジスターと
    一個のキャパシターから構成されるメモリセルを複数備
    える半導体メモリ装置の製造方法において、 前記半導体基板上に素子形成領域と素子分離領域を限定
    するためのフィールド酸化膜を形成する段階と、 前記素子形成領域の半導体基板上に前記トランジスター
    を形成する段階と、 前記トランジスターを絶縁させるための第1絶縁膜を形
    成する段階と、 前記トランジスターのソース領域を露出させるために前
    記第1絶縁膜を食刻することによりコンタクトホールを
    形成する段階と、 前記コンタクトホールを通じてその一部が前記ソース領
    域と連結され、中心部に外部と連通されたボックス形の
    トンネルを備えたストリッジ電極を形成する段階を備え
    ることを特徴とする半導体メモリ装置の製造方法。
  4. 【請求項4】 前記ストリッジ電極は、 前記コンタクトホールの形成後結果物全面に第1物質層
    を形成する段階と、前記第1物質層上に第2絶縁膜を形
    成する段階と、 前記第2絶縁膜全面に対してエッチバックすることによ
    り前記第1物質層の一部を露出させる段階と、 前記第1物質層の一部分を露出させる段階後、結果物全
    面に第2物質層を形成する段階と、 前記ソース領域上部の第2物質層上に所定の大きさのマ
    スクパターンを適用して前記第1物質層及び第2物質層
    を同時に食刻することにより前記キャパシターのストリ
    ッジ電極パターンを形成する段階と、前記ストリッジ電
    極パターンの形成後、残っている第2絶縁膜を除去する
    段階を備えてなることを特徴とする請求項3記載の半導
    体メモリ装置の製造方法。
  5. 【請求項5】 半導体基板上に一個のトランジスターと
    一個のキャパシターから構成されるメモリセルを複数備
    える半導体メモリ装置の製造方法において、 前記半導体基板上に素子形成領域と素子分離領域を限定
    するためのフィールド酸化膜を形成する段階と、 前記素子形成領域の半導体基板上に前記トランジスター
    を形成する段階と、 前記トランジスターを絶縁させるための第1絶縁膜を形
    成する段階と、 前記トランジスターのソース領域及びドレーン領域を露
    出させるために前記第1絶縁膜を食刻することにより第
    1コンタクトホール及び第2コンタクトホールを形成す
    る段階と、 前記第1コンタクトホール及び第2コンタクトホールの
    形成後、前記第1コンタクトホールを通じてその一部が
    前記ソース領域と連結され、中心部に外部と連通された
    ボックス形のトンネルを備えたストリッジ電極と、前記
    第2コンタクトホールを通じて前記ドレーン領域と連結
    されるビットラインを同時に形成する段階を備えること
    を特徴とする半導体メモリ装置の製造方法。
  6. 【請求項6】 前記ストリッジ電極及びビットライン
    は、 前記第1コンタクトホール及び第2コンタクトホールの
    形成後、結果物全面に第1物質層を形成する段階と、 前記第1物質層上に第2絶縁膜を形成する段階と、 前記第2絶縁膜全面に対してエッチバックすることによ
    り前記第1物質層の一部を露出させる段階と、 前記第1物質層の一部分を露出させる段階後、結果物全
    面に第2物質層を形成する段階と、 前記ソース領域の上部の第2物質層上に第1マスクパタ
    ーンを適用して前記第1物質層及び第2物質層を同時に
    食刻することにより前記キャパシターのストリッジ電極
    パターン及びビットラインを形成する段階と、 前記ストリッジ電極パターン及びビットラインの形成
    後、残っている第2絶縁膜を除去する段階を備えてなる
    ことを特徴とする請求項5記載の半導体メモリ装置の製
    造方法。
  7. 【請求項7】 前記ストリッジ電極及びビットライン
    は、 前記第1コンタクトホール及び第2コンタクトホールの
    形成後.結果物全面に第1物質層を形成する段階と、 前記第1物質層上に第2絶縁膜を形成する段階と、 前記第2絶縁膜全面に対してエッチバックすることによ
    り前記第1物質層の一部を露出させる段階と、 前記第1物質層の一部分を露出させる段階後、結果物全
    面に第2物質層を形成する段階と、 前記ソース領域上部の第2物質層上に前記キャパシター
    のストリッジ電極を形成するための第1マスクパターン
    を形成する段階と、 前記第1マスクパターンを適用して前記第2物質層を食
    刻する段階と、 前記第2物質層の食刻段階後、露出された第2絶縁膜を
    除去する段階と、 前記第2絶縁膜が除去され露出されたドレーン領域上部
    の第1物質層上にビットラインを形成するための第2マ
    スクパターンを形成する段階と、 前記第1マスクパターン及び第2マスクパターンを適用
    して前記第1物質層を食刻する段階を備えてなることを
    特徴とする請求項5記載の半導体メモリ装置の製造方
    法。
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