JPH06181295A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH06181295A JPH06181295A JP4339292A JP33929292A JPH06181295A JP H06181295 A JPH06181295 A JP H06181295A JP 4339292 A JP4339292 A JP 4339292A JP 33929292 A JP33929292 A JP 33929292A JP H06181295 A JPH06181295 A JP H06181295A
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- JP
- Japan
- Prior art keywords
- forming
- material layer
- memory device
- semiconductor memory
- storage electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 メモリ装置のキャパシターの有効面積を拡張
してセルキャパシタンスを増加させることができる半導
体メモリ装置を提供する。 【構成】 半導体基板上に一個のトランジスターと一個
のキャパシターから構成されるメモリセルを複数備える
半導体メモリ装置において、前記キャパシターは、その
一部が前記トランジスターのソース領域７と連結され．
その中心部に外部と連通されたボックス形のトンネル２
１を備えたストリッジ電極を備える。 【効果】 これにより、前記半導体メモリ装置は従来の
半導体メモリ装置よりキャパシターの有効面積を増加さ
せ蓄積容量を向上させ、平坦化にも優れた特性を有す
る。
してセルキャパシタンスを増加させることができる半導
体メモリ装置を提供する。 【構成】 半導体基板上に一個のトランジスターと一個
のキャパシターから構成されるメモリセルを複数備える
半導体メモリ装置において、前記キャパシターは、その
一部が前記トランジスターのソース領域７と連結され．
その中心部に外部と連通されたボックス形のトンネル２
１を備えたストリッジ電極を備える。 【効果】 これにより、前記半導体メモリ装置は従来の
半導体メモリ装置よりキャパシターの有効面積を増加さ
せ蓄積容量を向上させ、平坦化にも優れた特性を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置及びそ
の製造方法に係り、特にメモリ装置のキャパシターの有
効面積を拡張してセルキャパシタンスを増加させうる半
導体メモリ装置及びその製造方法に関する。
の製造方法に係り、特にメモリ装置のキャパシターの有
効面積を拡張してセルキャパシタンスを増加させうる半
導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】最近半導体製造技術の発展とメモリ素子
の応用分野が拡張されることにより、大容量のメモリ素
子開発が進行中であるが、特に１個のメモリセルを１個
のキャパシターと１個のトランジスターから構成するこ
とにより、高集積化に有利なＤＲＡＭの刮目に価する発
展が成されてきた。このようなＤＲＡＭの高速化、高容
量化及び小型化はメモリセルが占す単位面積の縮小によ
り可能になるが、メモリセルの単位面積の縮小はセルキ
ャパシタンスの減少をもたらし、これはソフトエラー率
に対するメモリセルの免疫性を低下させるので情報の信
頼性ある貯蔵を不可能にする。
の応用分野が拡張されることにより、大容量のメモリ素
子開発が進行中であるが、特に１個のメモリセルを１個
のキャパシターと１個のトランジスターから構成するこ
とにより、高集積化に有利なＤＲＡＭの刮目に価する発
展が成されてきた。このようなＤＲＡＭの高速化、高容
量化及び小型化はメモリセルが占す単位面積の縮小によ
り可能になるが、メモリセルの単位面積の縮小はセルキ
ャパシタンスの減少をもたらし、これはソフトエラー率
に対するメモリセルの免疫性を低下させるので情報の信
頼性ある貯蔵を不可能にする。
【０００３】単位面積に貯蔵できるキャパシタンスを増
加させるための研究は信頼性ある情報貯蔵及び半導体装
置の小型化、高機能化に大きな役割をするので、これに
関する多くの報告が発表されている。
加させるための研究は信頼性ある情報貯蔵及び半導体装
置の小型化、高機能化に大きな役割をするので、これに
関する多くの報告が発表されている。
【０００４】トレンチ（ｔｒｅｎｃｈ）形、スタック
（ｓｔａｃｋ）形及びスタック−トレンチ併合形のキャ
パシター構造は単位面積に貯蔵できるキャパシタンスを
増加させるため提案されたものである。トレンチ形キャ
パシターは多量のキャパシタンスを確保する点では優れ
た特性を有するが、ソフトエラー率が大きく、製造上の
難点が多く、漏泄電流の問題が深刻である。これに比べ
てスタック形キャパシターは段階が容易で、ソフトエラ
ーに対する免疫性が大きいキャパシターとしてこれに対
する研究が更に活発に進行している。
（ｓｔａｃｋ）形及びスタック−トレンチ併合形のキャ
パシター構造は単位面積に貯蔵できるキャパシタンスを
増加させるため提案されたものである。トレンチ形キャ
パシターは多量のキャパシタンスを確保する点では優れ
た特性を有するが、ソフトエラー率が大きく、製造上の
難点が多く、漏泄電流の問題が深刻である。これに比べ
てスタック形キャパシターは段階が容易で、ソフトエラ
ーに対する免疫性が大きいキャパシターとしてこれに対
する研究が更に活発に進行している。
【０００５】図１ないし図４の従来の技術は米国特許番
号第４，９７４，０４０号に記載の“ダイナミックラン
ダムアクセスメモリ装置及びその製造方法”であり、単
層形のスタック形キャパシターを備えた半導体メモリ装
置の製造過程を示した段階の流れ図である。
号第４，９７４，０４０号に記載の“ダイナミックラン
ダムアクセスメモリ装置及びその製造方法”であり、単
層形のスタック形キャパシターを備えた半導体メモリ装
置の製造過程を示した段階の流れ図である。
【０００６】図１を参照すると、半導体基板１００上に
活性領域と非活性領域を分離するためのフィールド酸化
膜１０１を形成し、引続き前記半導体基板にゲート電極
５を形成し、ソース領域７及びドレーン領域８は前記ゲ
ート電極５をマスクとして半導体基板１００に不純物を
ドーピングして形成し、前記ゲートとドレーンとソース
から構成されたトランジスターの全面に前記ゲート電極
を絶縁させるための目的及び食刻阻止の目的で第１絶縁
膜９を形成する。
活性領域と非活性領域を分離するためのフィールド酸化
膜１０１を形成し、引続き前記半導体基板にゲート電極
５を形成し、ソース領域７及びドレーン領域８は前記ゲ
ート電極５をマスクとして半導体基板１００に不純物を
ドーピングして形成し、前記ゲートとドレーンとソース
から構成されたトランジスターの全面に前記ゲート電極
を絶縁させるための目的及び食刻阻止の目的で第１絶縁
膜９を形成する。
【０００７】図２を参照すると、前記半導体基板の第１
絶縁膜９を写真食刻工程法で食刻してコンタクトホール
１１を形成する。
絶縁膜９を写真食刻工程法で食刻してコンタクトホール
１１を形成する。
【０００８】図３を参照すると、前記トランジスターが
形成された半導体基板全面に導電物質を沈積して第１導
電層を形成した後、ストリッジ電極パターン１５を形成
する工程を示したものである。ここで不純物がドーピン
グされた多結晶シリコンで沈積して第１導電層を形成し
た後、ストリッジ電極パターンを形成するためのマスク
パターンを適用してストリッジ電極１５を形成する。
形成された半導体基板全面に導電物質を沈積して第１導
電層を形成した後、ストリッジ電極パターン１５を形成
する工程を示したものである。ここで不純物がドーピン
グされた多結晶シリコンで沈積して第１導電層を形成し
た後、ストリッジ電極パターンを形成するためのマスク
パターンを適用してストリッジ電極１５を形成する。
【０００９】図４を参照すると、第１誘電体膜１６及び
プレート電極１７を形成する工程であり、前記ストリッ
ジ電極１５全面に誘電物質を薄く塗布して第１誘電体膜
１６を形成し、前記半導体基板全面に、例えば不純物が
ドーピングされた多結晶シリコンのような導電物質を沈
積して第２導電層を形成した後、プレート電極形成のた
めのマスクパターンを適用してプレート電極１７を形成
する。
プレート電極１７を形成する工程であり、前記ストリッ
ジ電極１５全面に誘電物質を薄く塗布して第１誘電体膜
１６を形成し、前記半導体基板全面に、例えば不純物が
ドーピングされた多結晶シリコンのような導電物質を沈
積して第２導電層を形成した後、プレート電極形成のた
めのマスクパターンを適用してプレート電極１７を形成
する。
【００１０】前記工程を経て製造された従来のスタック
形キャパシターを備えた半導体メモリ装置は、寄生トラ
ンジスターが少なく、ソフトエラーに強い反面、キャパ
シターの面積が単一セルの小さい部分で限定されており
蓄積容量の増大が難しく、前記蓄積容量を増加させるた
めに限定された領域上でストリッジ電極の表面積を拡張
させる場合には、ストリッジ電極が形成される領域のコ
ンタクトホールの深さが深く段差がひどくなり、また、
キャパシターの上部が平坦でないのでメタル工程時に難
点が多い。
形キャパシターを備えた半導体メモリ装置は、寄生トラ
ンジスターが少なく、ソフトエラーに強い反面、キャパ
シターの面積が単一セルの小さい部分で限定されており
蓄積容量の増大が難しく、前記蓄積容量を増加させるた
めに限定された領域上でストリッジ電極の表面積を拡張
させる場合には、ストリッジ電極が形成される領域のコ
ンタクトホールの深さが深く段差がひどくなり、また、
キャパシターの上部が平坦でないのでメタル工程時に難
点が多い。
【００１１】
【発明が解決しようとする課題】したがって本発明の目
的は、キャパシターの有効面積を拡張して蓄積容量を増
加することができ、平坦化の面でも優れた特性を有す半
導体メモリ装置を提供することにある。
的は、キャパシターの有効面積を拡張して蓄積容量を増
加することができ、平坦化の面でも優れた特性を有す半
導体メモリ装置を提供することにある。
【００１２】本発明の他の目的は、前記蓄積容量を増加
することができ、平坦化の面でも優れた特性を有す半導
体メモリ装置の効率的な製造方法を提供することにあ
る。
することができ、平坦化の面でも優れた特性を有す半導
体メモリ装置の効率的な製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に半導体メモリ装置は、半導体基板上に一個のトランジ
スターと一個のキャパシターから構成されるメモリセル
を複数備える半導体メモリ装置において、前記キャパシ
ターは、その一部が前記トランジスターのソース領域と
連結され、その中心部にボックス形のトンネルを備えた
ストリッジ電極を備えることを特徴とする。
に半導体メモリ装置は、半導体基板上に一個のトランジ
スターと一個のキャパシターから構成されるメモリセル
を複数備える半導体メモリ装置において、前記キャパシ
ターは、その一部が前記トランジスターのソース領域と
連結され、その中心部にボックス形のトンネルを備えた
ストリッジ電極を備えることを特徴とする。
【００１４】前記他の目的を達成するために本発明の製
造方法は、半導体基板上に一個のトランジスターと一個
のキャパシターから構成されるメモリセルを複数備える
半導体メモリ装置の製造方法において、前記半導体基板
上に素子形成領域と素子分離領域を限定するためのフィ
ールド酸化膜を形成する段階と、前記素子形成領域の半
導体基板上に前記トランジスターを形成する段階と、前
記トランジスターを絶縁させるための第１絶縁膜を形成
する段階と、前記トランジスターのソース領域を露出さ
せるために前記第１絶縁膜を食刻することによりコンタ
クトホールを形成する段階と、前記コンタクトホールを
通じてその一部が前記ソース領域と連結され、その中心
部に外部と連通されたボックス形のトンネルを備えたス
トリッジ電極を形成する段階を備えることを特徴とす
る。
造方法は、半導体基板上に一個のトランジスターと一個
のキャパシターから構成されるメモリセルを複数備える
半導体メモリ装置の製造方法において、前記半導体基板
上に素子形成領域と素子分離領域を限定するためのフィ
ールド酸化膜を形成する段階と、前記素子形成領域の半
導体基板上に前記トランジスターを形成する段階と、前
記トランジスターを絶縁させるための第１絶縁膜を形成
する段階と、前記トランジスターのソース領域を露出さ
せるために前記第１絶縁膜を食刻することによりコンタ
クトホールを形成する段階と、前記コンタクトホールを
通じてその一部が前記ソース領域と連結され、その中心
部に外部と連通されたボックス形のトンネルを備えたス
トリッジ電極を形成する段階を備えることを特徴とす
る。
【００１５】
【作用】本発明はその一部がトランジスターのソース領
域と連結され、その中心部に外部と連通されたボックス
形のトンネルを備えたストリッジ電極を形成することに
より、ストリッジ電極の利用面積を増加させ、キャパシ
ター形成後その上部を平坦にする。
域と連結され、その中心部に外部と連通されたボックス
形のトンネルを備えたストリッジ電極を形成することに
より、ストリッジ電極の利用面積を増加させ、キャパシ
ター形成後その上部を平坦にする。
【００１６】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。
て説明する。
【００１７】図５ないし図９は本発明による半導体メモ
リ装置の製造工程の一実施例の工程流れ図である。
リ装置の製造工程の一実施例の工程流れ図である。
【００１８】まず図５を参照すると、半導体基板１００
上に素子形成領域と素子分離領域を限定するためのフィ
ールド酸化膜１０１を形成し、前記素子形成領域の半導
体基板上にゲート電極５を形成した後、前記ゲート電極
５をマスクとして半導体基板に不純物をドーピングして
ソース７及びドレーン８領域を形成する。
上に素子形成領域と素子分離領域を限定するためのフィ
ールド酸化膜１０１を形成し、前記素子形成領域の半導
体基板上にゲート電極５を形成した後、前記ゲート電極
５をマスクとして半導体基板に不純物をドーピングして
ソース７及びドレーン８領域を形成する。
【００１９】次いで、前記ゲート電極５とソース７及び
ドレーン８領域から構成されたトランジスター全面に前
記トランジスターを絶縁するための絶縁物質として、例
えば第１ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ
Ｏｘｉｄｅ）を用いて第１絶縁膜９を形成し、前記トラ
ンジスターのソース７領域を露出させるため前記第１絶
縁膜９を食刻してコンタクトホールを形成する。
ドレーン８領域から構成されたトランジスター全面に前
記トランジスターを絶縁するための絶縁物質として、例
えば第１ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ
Ｏｘｉｄｅ）を用いて第１絶縁膜９を形成し、前記トラ
ンジスターのソース７領域を露出させるため前記第１絶
縁膜９を食刻してコンタクトホールを形成する。
【００２０】図６を参照すると、前記コンタクトホール
形成段階後、結果物全面に、例えば第１多結晶シリコン
や不純物がドーピングされた第１多結晶シリコンを約１
０００Å程度の厚さで塗布して第１物質層１５を形成
し、次いで前記第１物質層１５上に第２絶縁物質とし
て、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉ
ｌｉｃａｔｅ−Ｇｌａｓｓ）を約３５００Å程度の厚さ
で蒸着して第２絶縁膜１７を形成する。
形成段階後、結果物全面に、例えば第１多結晶シリコン
や不純物がドーピングされた第１多結晶シリコンを約１
０００Å程度の厚さで塗布して第１物質層１５を形成
し、次いで前記第１物質層１５上に第２絶縁物質とし
て、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉ
ｌｉｃａｔｅ−Ｇｌａｓｓ）を約３５００Å程度の厚さ
で蒸着して第２絶縁膜１７を形成する。
【００２１】図７及び図８を参照すると、前記第２絶縁
膜１７全面をエッチバックして前記第１物質層１５の一
部領域を露出させ、次いで、結果物全面に、例えば第２
多結晶シリコンや不純物がドーピングされた第２多結晶
シリコンを約５００Å程度の厚さで塗布して第２物質層
１９を形成する。ここで、前記第１及び第２物質層１
５、１９は食刻率が同一である。次いで前記ソース領域
上の第２物質層１９上に写真食刻マスクパターン２０を
形成する。
膜１７全面をエッチバックして前記第１物質層１５の一
部領域を露出させ、次いで、結果物全面に、例えば第２
多結晶シリコンや不純物がドーピングされた第２多結晶
シリコンを約５００Å程度の厚さで塗布して第２物質層
１９を形成する。ここで、前記第１及び第２物質層１
５、１９は食刻率が同一である。次いで前記ソース領域
上の第２物質層１９上に写真食刻マスクパターン２０を
形成する。
【００２２】次いで、前記写真食刻マスクパターン２０
を適用して前記第１及び第２物質層１５、１９を同時に
食刻してストリッジ電極パターンを形成し、前記第２絶
縁膜１７をＳＢＯＥ（Ｓｕｒｆａｃｔａｎｔ Ｂｕｆｆ
ｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ；ＮＨ４Ｆ（Ａ
ｍｍｏｎｉｕｍ Ｆｌｕｏｒｉｄｅ）：ＨＦ（Ｈｙｄｒ
ｏｇｅｎ Ｆｌｕｏｒｉｄｅ）＝７：１）溶液で処理し
て除去することにより、その中心部に外部と連通された
ボックス形のトンネル２１を備えたストリッジ電極１
５’を完成する。このとき、前記第２物質層１９は完全
に食刻せず一部のみ食刻して、後続工程である食刻時前
記写真食刻マスクパターン領域上の第２物質層１９下部
の構造物に対してバッファーの役割をするようにする。
次いで前記第１及び第２物質層１５、１９が不純物がド
ーピングされていない多結晶シリコンの場合には、前記
写真食刻マスクパターンを除去した後、ＰＯＣｌ3 （Ｐ
ｈｏｓｐｈｏｒｕｓ Ｏｘｙ−Ｃｈｌｏｒｉｄｅ）で第
１及び第２物質層１５、１９からなるストリッジ電極１
５’を同時にドーピングする。
を適用して前記第１及び第２物質層１５、１９を同時に
食刻してストリッジ電極パターンを形成し、前記第２絶
縁膜１７をＳＢＯＥ（Ｓｕｒｆａｃｔａｎｔ Ｂｕｆｆ
ｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ；ＮＨ４Ｆ（Ａ
ｍｍｏｎｉｕｍ Ｆｌｕｏｒｉｄｅ）：ＨＦ（Ｈｙｄｒ
ｏｇｅｎ Ｆｌｕｏｒｉｄｅ）＝７：１）溶液で処理し
て除去することにより、その中心部に外部と連通された
ボックス形のトンネル２１を備えたストリッジ電極１
５’を完成する。このとき、前記第２物質層１９は完全
に食刻せず一部のみ食刻して、後続工程である食刻時前
記写真食刻マスクパターン領域上の第２物質層１９下部
の構造物に対してバッファーの役割をするようにする。
次いで前記第１及び第２物質層１５、１９が不純物がド
ーピングされていない多結晶シリコンの場合には、前記
写真食刻マスクパターンを除去した後、ＰＯＣｌ3 （Ｐ
ｈｏｓｐｈｏｒｕｓ Ｏｘｙ−Ｃｈｌｏｒｉｄｅ）で第
１及び第２物質層１５、１９からなるストリッジ電極１
５’を同時にドーピングする。
【００２３】図９を参照すると、前記第１及び第２物質
層からなり、その中心部に外部と連通されたボックス形
のトンネル２１を備えたストリッジ電極上に誘電物質を
塗布して誘電体膜２５を形成し、次いで前記誘電体膜２
５形成後、結果物全面にプレート電極を形成するための
導電物質として、例えば不純物がドーピングされた第３
多結晶シリコンを塗布して第１導電層２７を形成する。
このとき、前記誘電物質は前記ボックス形のトンネル内
部面にも形成され、また前記第１導電層２７を形成する
導電物質は前記ボックス形の中心部にある外部と連通さ
れたトンネルにも埋めこまれる。
層からなり、その中心部に外部と連通されたボックス形
のトンネル２１を備えたストリッジ電極上に誘電物質を
塗布して誘電体膜２５を形成し、次いで前記誘電体膜２
５形成後、結果物全面にプレート電極を形成するための
導電物質として、例えば不純物がドーピングされた第３
多結晶シリコンを塗布して第１導電層２７を形成する。
このとき、前記誘電物質は前記ボックス形のトンネル内
部面にも形成され、また前記第１導電層２７を形成する
導電物質は前記ボックス形の中心部にある外部と連通さ
れたトンネルにも埋めこまれる。
【００２４】図１０ないし図１４は本発明による半導体
メモリ装置の製造工程の他の実施例の工程流れ図であ
る。
メモリ装置の製造工程の他の実施例の工程流れ図であ
る。
【００２５】まず、図１０を参照すると、半導体基板１
００上に素子形成領域と素子分離領域を限定するための
フィールド酸化膜１０１を形成し、前記素子形成領域の
半導体基板１００上にゲート電極５を形成した後、前記
ゲート電極５をマスクとして半導体基板に不純物をドー
ピングしてソース領域７及びドレーン８領域を形成す
る。
００上に素子形成領域と素子分離領域を限定するための
フィールド酸化膜１０１を形成し、前記素子形成領域の
半導体基板１００上にゲート電極５を形成した後、前記
ゲート電極５をマスクとして半導体基板に不純物をドー
ピングしてソース領域７及びドレーン８領域を形成す
る。
【００２６】次いで、前記ゲート電極５とソース領域７
及びドレーン８領域から構成されたトランジスター全面
に前記トランジスターを絶縁するための絶縁物質とし
て、例えば第１ＨＴＯを用いて第１絶縁膜９を形成し、
前記トランジスターのソース７及びドレーン８領域を露
出させるため第１絶縁膜９を食刻してコンタクトホール
を形成する。
及びドレーン８領域から構成されたトランジスター全面
に前記トランジスターを絶縁するための絶縁物質とし
て、例えば第１ＨＴＯを用いて第１絶縁膜９を形成し、
前記トランジスターのソース７及びドレーン８領域を露
出させるため第１絶縁膜９を食刻してコンタクトホール
を形成する。
【００２７】図１１を参照すると、前記コンタクトホー
ル形成工程後、結果物全面に、例えば第１多結晶シリコ
ンや不純物がドーピングされた第１多結晶シリコンを約
１０００Å程度の厚さで塗布して第１物質層１５を形成
し、次いで前記第１物質層１５上に第２絶縁膜として、
例えばＢＰＳＧを約３５００Å程度の厚さで蒸着して第
２絶縁膜１７を形成する。
ル形成工程後、結果物全面に、例えば第１多結晶シリコ
ンや不純物がドーピングされた第１多結晶シリコンを約
１０００Å程度の厚さで塗布して第１物質層１５を形成
し、次いで前記第１物質層１５上に第２絶縁膜として、
例えばＢＰＳＧを約３５００Å程度の厚さで蒸着して第
２絶縁膜１７を形成する。
【００２８】図１２を参照すると、前記第２絶縁膜１７
全面をエッチバックして前記第１物質層１５の一部領域
を露出させ、次いで形成された結果物全面に、例えば第
２多結晶シリコンや不純物がドーピングされた第２多結
晶シリコンを約５００Å程度の厚さで塗布して第２物質
層１９を形成する。
全面をエッチバックして前記第１物質層１５の一部領域
を露出させ、次いで形成された結果物全面に、例えば第
２多結晶シリコンや不純物がドーピングされた第２多結
晶シリコンを約５００Å程度の厚さで塗布して第２物質
層１９を形成する。
【００２９】図１３を参照すると、前記ソース７領域上
の第２物質層１９上に所定の大きさで写真食刻マスクパ
ターン２０を形成し、前記写真食刻マスクパターン２０
を適用して前記第１及び第２物質層１５、１９を同時に
食刻してストリッジ電極１５’を形成する。このとき、
ドレーン８領域上の第１物質層１５は前記第１物質層１
５上にある第２絶縁膜１７が食刻から保護するので残さ
れる。次いで、前記第２絶縁膜１７をＳＢＯＥ溶液で処
理して除去することによりその中心部に外部と連通され
たボックス形のトンネル２１を備えたストリッジ電極を
完成し、食刻されず残っているドレーン８領域上の第１
物質層はビットライン２３を形成する。
の第２物質層１９上に所定の大きさで写真食刻マスクパ
ターン２０を形成し、前記写真食刻マスクパターン２０
を適用して前記第１及び第２物質層１５、１９を同時に
食刻してストリッジ電極１５’を形成する。このとき、
ドレーン８領域上の第１物質層１５は前記第１物質層１
５上にある第２絶縁膜１７が食刻から保護するので残さ
れる。次いで、前記第２絶縁膜１７をＳＢＯＥ溶液で処
理して除去することによりその中心部に外部と連通され
たボックス形のトンネル２１を備えたストリッジ電極を
完成し、食刻されず残っているドレーン８領域上の第１
物質層はビットライン２３を形成する。
【００３０】図１４を参照すると、前記写真食刻マスク
パターンを除去し、前記第１及び第２物質層１５、１９
が、不純物がドーピングされていない多結晶シリコンか
ら形成された場合には、ＰＯＣｌ3 で第１及び第２物質
層１５、１９を同時にドーピングする。
パターンを除去し、前記第１及び第２物質層１５、１９
が、不純物がドーピングされていない多結晶シリコンか
ら形成された場合には、ＰＯＣｌ3 で第１及び第２物質
層１５、１９を同時にドーピングする。
【００３１】次いで、前記第１及び第２物質層１５、１
９からなり、その中心部に外部と連通されたボックス形
のトンネル２１を備えたストリッジ電極上に誘電物質を
塗布して誘電体膜２５を形成し、前記誘電体膜２５形成
後、結果物全面にプレート電極を形成するための導電物
質として、例えば不純物がドーピングされた第３多結晶
シリコンを塗布して第１導電層２７を形成する。このと
き、前記第１導電層２７を形成する導電物質は前記ボッ
クス形の中心部にある外部と連通されたトンネルにも埋
めこまれる。
９からなり、その中心部に外部と連通されたボックス形
のトンネル２１を備えたストリッジ電極上に誘電物質を
塗布して誘電体膜２５を形成し、前記誘電体膜２５形成
後、結果物全面にプレート電極を形成するための導電物
質として、例えば不純物がドーピングされた第３多結晶
シリコンを塗布して第１導電層２７を形成する。このと
き、前記第１導電層２７を形成する導電物質は前記ボッ
クス形の中心部にある外部と連通されたトンネルにも埋
めこまれる。
【００３２】図１５ないし図１９は本発明による半導体
メモリ装置の製造工程を示した更に他の実施例の工程流
れ図である。
メモリ装置の製造工程を示した更に他の実施例の工程流
れ図である。
【００３３】まず、図１５を参照すると、前記図１０な
いし図１２までの工程と同一なので前記図１０ないし図
１２を参照する。但し、前記第１及び第２物質層１５、
１９は前記第１及び第２多結晶シリコンのグレーンの大
きさを異にするか、不純物がドーピングされた第１及び
第２多結晶シリコンの場合、不純物の種類やドーピング
濃度を調節してそれぞれ食刻率を異にする。
いし図１２までの工程と同一なので前記図１０ないし図
１２を参照する。但し、前記第１及び第２物質層１５、
１９は前記第１及び第２多結晶シリコンのグレーンの大
きさを異にするか、不純物がドーピングされた第１及び
第２多結晶シリコンの場合、不純物の種類やドーピング
濃度を調節してそれぞれ食刻率を異にする。
【００３４】図１６を参照すると、前記ソース７領域上
の第２物質層１９上にフォトレジストを塗布、マスク露
光及び現像等の工程を経て所定の大きさで第１写真食刻
マスクパターン２０を形成する。
の第２物質層１９上にフォトレジストを塗布、マスク露
光及び現像等の工程を経て所定の大きさで第１写真食刻
マスクパターン２０を形成する。
【００３５】図１７を参照すると、前記第１写真食刻マ
スクパターン２０を適用して前記第２物質層１９を食刻
し、次いで前記第２絶縁膜１７をＳＢＯＥ溶液で処理し
て除去する。このときドレーン８領域上部の第１物質層
１５が現れる。
スクパターン２０を適用して前記第２物質層１９を食刻
し、次いで前記第２絶縁膜１７をＳＢＯＥ溶液で処理し
て除去する。このときドレーン８領域上部の第１物質層
１５が現れる。
【００３６】図１８を参照すると、前記ドレーン８領域
上部の第１物質層１５上にビットラインを形成するため
の第２写真食刻マスクパターン２２を形成する。次い
で、前記第１及び第２写真食刻マスクパターン２０、２
２を適用して前記第２物質層１９を食刻して、その中心
部に外部と連通されたボックス形のトンネル２１を備え
たストリッジ電極とビットライン２３を形成する。
上部の第１物質層１５上にビットラインを形成するため
の第２写真食刻マスクパターン２２を形成する。次い
で、前記第１及び第２写真食刻マスクパターン２０、２
２を適用して前記第２物質層１９を食刻して、その中心
部に外部と連通されたボックス形のトンネル２１を備え
たストリッジ電極とビットライン２３を形成する。
【００３７】図１９を参照すると、前記第１及び第２写
真食刻マスクパターンを除去し、前記第１及び第２物質
層１５、１９が不純物がドーピングされていない多結晶
シリコンの場合にはＰＯＣｌ3 で第１及び第２物質層１
５、１９を同時にドーピングする。
真食刻マスクパターンを除去し、前記第１及び第２物質
層１５、１９が不純物がドーピングされていない多結晶
シリコンの場合にはＰＯＣｌ3 で第１及び第２物質層１
５、１９を同時にドーピングする。
【００３８】次いで、前記第１及び第２物質層１５、１
９からなり、その中心部に外部と連通されたボックス形
のトンネル２１を備えたストリッジ電極上に誘電物質を
塗布して誘電体膜２５を形成し、前記誘電体膜２５形成
後、結果物全面にプレート電極を形成するための導電物
質として、例えば不純物がドーピングされた第３多結晶
シリコンを塗布して第１導電層２７を形成する。このと
き前記第１導電層２７を形成する導電物質は前記ボック
ス形の中心部にある外部と連通されたトンネルにも埋め
こまれる。
９からなり、その中心部に外部と連通されたボックス形
のトンネル２１を備えたストリッジ電極上に誘電物質を
塗布して誘電体膜２５を形成し、前記誘電体膜２５形成
後、結果物全面にプレート電極を形成するための導電物
質として、例えば不純物がドーピングされた第３多結晶
シリコンを塗布して第１導電層２７を形成する。このと
き前記第１導電層２７を形成する導電物質は前記ボック
ス形の中心部にある外部と連通されたトンネルにも埋め
こまれる。
【００３９】
【発明の効果】前記工程を経て製造された本発明による
半導体メモリ装置は、その一部がトランジスターのソー
ス領域と連結され、その中心部に外部と連通されたトン
ネルを備えたボックス形のストリッジ電極を備えて、従
来のスタック形キャパシターより約３０％〜４０％程度
までその有効面積を増加させることができた。これによ
って、蓄積容量が６ｆＦ〜８ｆＦ程度向上した。それだ
けではなく、ストリッジ電極の表面積の増加にもかかわ
らずストリッジ電極が形成される領域のコンタクトホー
ルの深さが深くならないので、段差により発生する問題
点を減少することができる。
半導体メモリ装置は、その一部がトランジスターのソー
ス領域と連結され、その中心部に外部と連通されたトン
ネルを備えたボックス形のストリッジ電極を備えて、従
来のスタック形キャパシターより約３０％〜４０％程度
までその有効面積を増加させることができた。これによ
って、蓄積容量が６ｆＦ〜８ｆＦ程度向上した。それだ
けではなく、ストリッジ電極の表面積の増加にもかかわ
らずストリッジ電極が形成される領域のコンタクトホー
ルの深さが深くならないので、段差により発生する問題
点を減少することができる。
【図１】 従来の技術による半導体メモリ装置の製造工
程を示した工程流れ図である。
程を示した工程流れ図である。
【図２】 従来の技術による半導体メモリ装置の製造工
程を示した工程流れ図である。
程を示した工程流れ図である。
【図３】 従来の技術による半導体メモリ装置の製造工
程を示した工程流れ図である。
程を示した工程流れ図である。
【図４】 従来の技術による半導体メモリ装置の製造工
程を示した工程流れ図である。
程を示した工程流れ図である。
【図５】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
一実施例の工程流れ図である。
【図６】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
一実施例の工程流れ図である。
【図７】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
一実施例の工程流れ図である。
【図８】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
一実施例の工程流れ図である。
【図９】 本発明による半導体メモリ装置の製造工程の
一実施例の工程流れ図である。
一実施例の工程流れ図である。
【図１０】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
の他の実施例の工程流れ図である。
【図１１】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
の他の実施例の工程流れ図である。
【図１２】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
の他の実施例の工程流れ図である。
【図１３】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
の他の実施例の工程流れ図である。
【図１４】 本発明による半導体メモリ装置の製造工程
の他の実施例の工程流れ図である。
の他の実施例の工程流れ図である。
【図１５】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
の更に他の実施例の工程流れ図である。
【図１６】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
の更に他の実施例の工程流れ図である。
【図１７】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
の更に他の実施例の工程流れ図である。
【図１８】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
の更に他の実施例の工程流れ図である。
【図１９】 本発明による半導体メモリ装置の製造工程
の更に他の実施例の工程流れ図である。
の更に他の実施例の工程流れ図である。
５ ゲート電極 ７ トランジスターのソース領域 ８ ドレーン領域 ９ 第１絶
縁膜 １５ 第１導電層 １５’ スト
リッジ電極 １７ 第２絶縁膜 １９ 第２導
電層 ２０ マスクパターン ２１ トンネ
ル ２２ 第２マスクパターン ２３ ビット
ライン １００ 半導体基板 １０１ フィー
ルド酸化膜
縁膜 １５ 第１導電層 １５’ スト
リッジ電極 １７ 第２絶縁膜 １９ 第２導
電層 ２０ マスクパターン ２１ トンネ
ル ２２ 第２マスクパターン ２３ ビット
ライン １００ 半導体基板 １０１ フィー
ルド酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 東 建 大韓民國京畿道水原市勸善區仁溪洞 新盤 浦アパート101棟1115號
Claims (7)
- 【請求項１】 半導体基板上に一個のトランジスターと
一個のキャパシターから構成されるメモリセルを複数備
える半導体メモリ装置において、前記キャパシターは、
その一部が前記トランジスターのソース領域と連結さ
れ、その中心部に外部と連通されたボックス形のトンネ
ルを備えたストリッジ電極を備えることを特徴とする半
導体メモリ装置。 - 【請求項２】 前記ストリッジ電極は前記トランジスタ
ーのゲート電極の上部の所定領域まで拡張された形態か
らなることを特徴とする請求項１記載の半導体メモリ装
置。 - 【請求項３】 半導体基板上に一個のトランジスターと
一個のキャパシターから構成されるメモリセルを複数備
える半導体メモリ装置の製造方法において、 前記半導体基板上に素子形成領域と素子分離領域を限定
するためのフィールド酸化膜を形成する段階と、 前記素子形成領域の半導体基板上に前記トランジスター
を形成する段階と、 前記トランジスターを絶縁させるための第１絶縁膜を形
成する段階と、 前記トランジスターのソース領域を露出させるために前
記第１絶縁膜を食刻することによりコンタクトホールを
形成する段階と、 前記コンタクトホールを通じてその一部が前記ソース領
域と連結され、中心部に外部と連通されたボックス形の
トンネルを備えたストリッジ電極を形成する段階を備え
ることを特徴とする半導体メモリ装置の製造方法。 - 【請求項４】 前記ストリッジ電極は、 前記コンタクトホールの形成後結果物全面に第１物質層
を形成する段階と、前記第１物質層上に第２絶縁膜を形
成する段階と、 前記第２絶縁膜全面に対してエッチバックすることによ
り前記第１物質層の一部を露出させる段階と、 前記第１物質層の一部分を露出させる段階後、結果物全
面に第２物質層を形成する段階と、 前記ソース領域上部の第２物質層上に所定の大きさのマ
スクパターンを適用して前記第１物質層及び第２物質層
を同時に食刻することにより前記キャパシターのストリ
ッジ電極パターンを形成する段階と、前記ストリッジ電
極パターンの形成後、残っている第２絶縁膜を除去する
段階を備えてなることを特徴とする請求項３記載の半導
体メモリ装置の製造方法。 - 【請求項５】 半導体基板上に一個のトランジスターと
一個のキャパシターから構成されるメモリセルを複数備
える半導体メモリ装置の製造方法において、 前記半導体基板上に素子形成領域と素子分離領域を限定
するためのフィールド酸化膜を形成する段階と、 前記素子形成領域の半導体基板上に前記トランジスター
を形成する段階と、 前記トランジスターを絶縁させるための第１絶縁膜を形
成する段階と、 前記トランジスターのソース領域及びドレーン領域を露
出させるために前記第１絶縁膜を食刻することにより第
１コンタクトホール及び第２コンタクトホールを形成す
る段階と、 前記第１コンタクトホール及び第２コンタクトホールの
形成後、前記第１コンタクトホールを通じてその一部が
前記ソース領域と連結され、中心部に外部と連通された
ボックス形のトンネルを備えたストリッジ電極と、前記
第２コンタクトホールを通じて前記ドレーン領域と連結
されるビットラインを同時に形成する段階を備えること
を特徴とする半導体メモリ装置の製造方法。 - 【請求項６】 前記ストリッジ電極及びビットライン
は、 前記第１コンタクトホール及び第２コンタクトホールの
形成後、結果物全面に第１物質層を形成する段階と、 前記第１物質層上に第２絶縁膜を形成する段階と、 前記第２絶縁膜全面に対してエッチバックすることによ
り前記第１物質層の一部を露出させる段階と、 前記第１物質層の一部分を露出させる段階後、結果物全
面に第２物質層を形成する段階と、 前記ソース領域の上部の第２物質層上に第１マスクパタ
ーンを適用して前記第１物質層及び第２物質層を同時に
食刻することにより前記キャパシターのストリッジ電極
パターン及びビットラインを形成する段階と、 前記ストリッジ電極パターン及びビットラインの形成
後、残っている第２絶縁膜を除去する段階を備えてなる
ことを特徴とする請求項５記載の半導体メモリ装置の製
造方法。 - 【請求項７】 前記ストリッジ電極及びビットライン
は、 前記第１コンタクトホール及び第２コンタクトホールの
形成後．結果物全面に第１物質層を形成する段階と、 前記第１物質層上に第２絶縁膜を形成する段階と、 前記第２絶縁膜全面に対してエッチバックすることによ
り前記第１物質層の一部を露出させる段階と、 前記第１物質層の一部分を露出させる段階後、結果物全
面に第２物質層を形成する段階と、 前記ソース領域上部の第２物質層上に前記キャパシター
のストリッジ電極を形成するための第１マスクパターン
を形成する段階と、 前記第１マスクパターンを適用して前記第２物質層を食
刻する段階と、 前記第２物質層の食刻段階後、露出された第２絶縁膜を
除去する段階と、 前記第２絶縁膜が除去され露出されたドレーン領域上部
の第１物質層上にビットラインを形成するための第２マ
スクパターンを形成する段階と、 前記第１マスクパターン及び第２マスクパターンを適用
して前記第１物質層を食刻する段階を備えてなることを
特徴とする請求項５記載の半導体メモリ装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023394A KR930015002A (ko) | 1991-12-18 | 1991-12-18 | 반도체 메모리 장치 및 그 제조방법 |
| KR1991-023394 | 1991-12-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181295A true JPH06181295A (ja) | 1994-06-28 |
| JPH0821697B2 JPH0821697B2 (ja) | 1996-03-04 |
Family
ID=19325168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4339292A Expired - Fee Related JPH0821697B2 (ja) | 1991-12-18 | 1992-12-18 | 半導体メモリ装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5441908A (ja) |
| JP (1) | JPH0821697B2 (ja) |
| KR (1) | KR930015002A (ja) |
| DE (1) | DE4242840A1 (ja) |
| GB (1) | GB2262657B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452244A (en) * | 1994-08-10 | 1995-09-19 | Cirrus Logic, Inc. | Electronic memory and methods for making and using the same |
| US5534457A (en) * | 1995-01-20 | 1996-07-09 | Industrial Technology Research Institute | Method of forming a stacked capacitor with an "I" shaped storage node |
| US5707897A (en) * | 1996-05-16 | 1998-01-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Non-volatile-memory cell for electrically programmable read only memory having a trench-like coupling capacitors |
| US5753551A (en) * | 1996-11-25 | 1998-05-19 | Vanguard International Semiconductor Corporation | Memory cell array with a self-aligned, buried bit line |
| US5780339A (en) * | 1997-05-02 | 1998-07-14 | Vanguard International Semiconductor Corporation | Method for fabricating a semiconductor memory cell in a DRAM |
| US5970358A (en) * | 1997-06-30 | 1999-10-19 | Micron Technology, Inc. | Method for forming a capacitor wherein the first capacitor plate includes electrically coupled conductive layers separated by an intervening insulative layer |
| US6235571B1 (en) * | 1999-03-31 | 2001-05-22 | Micron Technology, Inc. | Uniform dielectric layer and method to form same |
| US6472268B1 (en) * | 2001-11-01 | 2002-10-29 | Hynix Semiconductor, Inc. | Method for forming storage node contact |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02263467A (ja) * | 1989-04-04 | 1990-10-26 | Sony Corp | メモリ装置 |
| JPH02312269A (ja) * | 1989-05-26 | 1990-12-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0376159A (ja) * | 1989-08-18 | 1991-04-02 | Sony Corp | 半導体メモリ |
| JPH0430464A (ja) * | 1990-05-25 | 1992-02-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723530B2 (ja) * | 1988-04-13 | 1998-03-09 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置の製造方法 |
| US4958318A (en) * | 1988-07-08 | 1990-09-18 | Eliyahou Harari | Sidewall capacitor DRAM cell |
| JP2894740B2 (ja) * | 1989-09-25 | 1999-05-24 | 日本電気株式会社 | Ｍｏｓ型半導体装置 |
| KR930005741B1 (ko) * | 1990-11-01 | 1993-06-24 | 삼성전자 주식회사 | 터널구조의 디램 셀 및 그의 제조방법 |
| EP0480411A1 (en) * | 1990-10-10 | 1992-04-15 | Micron Technology, Inc. | Stacked capacitor DRAM |
| US5234857A (en) * | 1991-03-23 | 1993-08-10 | Samsung Electronics, Co., Ltd. | Method of making semiconductor device having a capacitor of large capacitance |
-
1991
- 1991-12-18 KR KR1019910023394A patent/KR930015002A/ko not_active Application Discontinuation
-
1992
- 1992-12-17 GB GB9226294A patent/GB2262657B/en not_active Expired - Lifetime
- 1992-12-17 DE DE4242840A patent/DE4242840A1/de not_active Withdrawn
- 1992-12-18 US US07/992,659 patent/US5441908A/en not_active Expired - Lifetime
- 1992-12-18 JP JP4339292A patent/JPH0821697B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02263467A (ja) * | 1989-04-04 | 1990-10-26 | Sony Corp | メモリ装置 |
| JPH02312269A (ja) * | 1989-05-26 | 1990-12-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0376159A (ja) * | 1989-08-18 | 1991-04-02 | Sony Corp | 半導体メモリ |
| JPH0430464A (ja) * | 1990-05-25 | 1992-02-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821697B2 (ja) | 1996-03-04 |
| DE4242840A1 (ja) | 1993-06-24 |
| KR930015002A (ko) | 1993-07-23 |
| GB2262657B (en) | 1995-11-01 |
| GB2262657A (en) | 1993-06-23 |
| GB9226294D0 (en) | 1993-02-10 |
| US5441908A (en) | 1995-08-15 |
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