JP2882387B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2882387B2 JP2882387B2 JP8284952A JP28495296A JP2882387B2 JP 2882387 B2 JP2882387 B2 JP 2882387B2 JP 8284952 A JP8284952 A JP 8284952A JP 28495296 A JP28495296 A JP 28495296A JP 2882387 B2 JP2882387 B2 JP 2882387B2
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- film
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、表面積の大きい蓄積電極を備えた半導
体装置の製造方法に関する。
法に関し、特に、表面積の大きい蓄積電極を備えた半導
体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）は３年毎に４倍の割合で記憶容量が増大し、
高集積化が進んでおり、これに伴い、ＤＲＡＭの記憶単
位であるメモリセルを縮小する必要がある。一方、放射
線によるソフトエラーを防止し、かつ蓄積電極に貯えら
れた電荷を一定時間以上保持するためにはある程度以上
の蓄積電極容量が必要になる。これらの要件を満たすた
めの方法が、例えば、特開平４ー２１６６６５号公報に
開示されている。
s Memory）は３年毎に４倍の割合で記憶容量が増大し、
高集積化が進んでおり、これに伴い、ＤＲＡＭの記憶単
位であるメモリセルを縮小する必要がある。一方、放射
線によるソフトエラーを防止し、かつ蓄積電極に貯えら
れた電荷を一定時間以上保持するためにはある程度以上
の蓄積電極容量が必要になる。これらの要件を満たすた
めの方法が、例えば、特開平４ー２１６６６５号公報に
開示されている。
【０００３】図１７〜図２０は、特開平４ー２１６６６
５号公報に開示された従来の半導体装置の製造方法（以
下、従来例という）を示す説明図である。この従来例に
よれば、まず、ｐ型Ｓｉ基板５０の表面上にトランジス
タＴを形成した後、キャパシタ下の層間絶縁膜としてＳ
ｉＯ2膜５１とＳｉ3Ｎ4膜５２とをＣＶＤ（化学気相成
長）法により形成し、多結晶Ｓｉ膜５３、ＳｉＯ2膜５
４、多結晶Ｓｉ膜５５、ＳｉＯ2膜５６をＣＶＤ法によ
り順次形成する。そして、レジストをマスクとしてＳｉ
Ｏ2膜５６、多結晶Ｓｉ膜５５、ＳｉＯ2膜５４を反応性
イオンエッチング法により加工し、開口部Ｈを形成する
（図１７参照）。なお、図１７中、５７は素子分離領
域、５８はゲート絶縁膜、５９はゲート電極（ワード
線）、６０はソース領域、６１はドレイン領域である。
５号公報に開示された従来の半導体装置の製造方法（以
下、従来例という）を示す説明図である。この従来例に
よれば、まず、ｐ型Ｓｉ基板５０の表面上にトランジス
タＴを形成した後、キャパシタ下の層間絶縁膜としてＳ
ｉＯ2膜５１とＳｉ3Ｎ4膜５２とをＣＶＤ（化学気相成
長）法により形成し、多結晶Ｓｉ膜５３、ＳｉＯ2膜５
４、多結晶Ｓｉ膜５５、ＳｉＯ2膜５６をＣＶＤ法によ
り順次形成する。そして、レジストをマスクとしてＳｉ
Ｏ2膜５６、多結晶Ｓｉ膜５５、ＳｉＯ2膜５４を反応性
イオンエッチング法により加工し、開口部Ｈを形成する
（図１７参照）。なお、図１７中、５７は素子分離領
域、５８はゲート絶縁膜、５９はゲート電極（ワード
線）、６０はソース領域、６１はドレイン領域である。
【０００４】次いで、多結晶Ｓｉを全面に堆積し、開口
部Ｈの段差部を除いて多結晶Ｓｉをドライエッチング法
により除去し、開口部Ｈの側壁に多結晶Ｓｉからなる側
壁膜６２を形成する。そして、レジストをマスクとして
上記ＳｉＯ2膜５６および多結晶Ｓｉ膜５５を反応性イ
オンエッチング法によって短形の電極形状に加工する
（図１８参照）。
部Ｈの段差部を除いて多結晶Ｓｉをドライエッチング法
により除去し、開口部Ｈの側壁に多結晶Ｓｉからなる側
壁膜６２を形成する。そして、レジストをマスクとして
上記ＳｉＯ2膜５６および多結晶Ｓｉ膜５５を反応性イ
オンエッチング法によって短形の電極形状に加工する
（図１８参照）。
【０００５】次いで、側壁膜６２およびキャパシタ領域
内に残った多結晶Ｓｉ膜をマスクとして、反応性イオン
エッチング法によって、開口部Ｈの底部に露出している
Ｓｉ3Ｎ4膜５２とＳｉＯ2膜５１を除去する。これによ
って、基板５０の表面に形成されたトランジスタＴのソ
ース領域６０上に、開口部Ｈのパターン寸法よりも狭い
寸法のコンタクトホール６３を開口する。また同時に、
ＳｉＯ2膜５６及びキャパシタ領域の周囲に存するＳｉ
Ｏ2膜５４を除去する。キャパシタ領域内にはＳｉＯ2膜
５４ａが上下を多結晶Ｓｉ膜５３、５５に挟まれた状態
で残される（図１９参照）。
内に残った多結晶Ｓｉ膜をマスクとして、反応性イオン
エッチング法によって、開口部Ｈの底部に露出している
Ｓｉ3Ｎ4膜５２とＳｉＯ2膜５１を除去する。これによ
って、基板５０の表面に形成されたトランジスタＴのソ
ース領域６０上に、開口部Ｈのパターン寸法よりも狭い
寸法のコンタクトホール６３を開口する。また同時に、
ＳｉＯ2膜５６及びキャパシタ領域の周囲に存するＳｉ
Ｏ2膜５４を除去する。キャパシタ領域内にはＳｉＯ2膜
５４ａが上下を多結晶Ｓｉ膜５３、５５に挟まれた状態
で残される（図１９参照）。
【０００６】次いで、コンタクトホール６３を埋めこむ
のに十分な膜厚で多結晶Ｓｉ膜を全面に堆積し、この多
結晶Ｓｉ膜を一部エッチングすることにより蓄積電極の
中心部６４および外周部６５を形成する。そして、フッ
化水素酸を含有するエッチング液を用いて、蓄積電極６
４、６５の間のＳｉＯ2膜５４を除去し、キャパシタ絶
縁膜６６、プレート電極６７、層間絶縁膜６８を形成す
る（図２０参照）。以上により表面積の大きな蓄積電極
を有する半導体装置が製造される。
のに十分な膜厚で多結晶Ｓｉ膜を全面に堆積し、この多
結晶Ｓｉ膜を一部エッチングすることにより蓄積電極の
中心部６４および外周部６５を形成する。そして、フッ
化水素酸を含有するエッチング液を用いて、蓄積電極６
４、６５の間のＳｉＯ2膜５４を除去し、キャパシタ絶
縁膜６６、プレート電極６７、層間絶縁膜６８を形成す
る（図２０参照）。以上により表面積の大きな蓄積電極
を有する半導体装置が製造される。
【０００７】
【発明が解決しようとする課題】上述した従来例では蓄
積電極の表面積は増加するが、蓄積電極用コンタクトホ
ールの大きさを縮小するために、多結晶Ｓｉ膜やＳｉＯ
2膜を多く用い、成膜及びエッチング工程が増加する。
その結果、作業中に発生するごみ等による歩留まりが低
下するという問題点があった。
積電極の表面積は増加するが、蓄積電極用コンタクトホ
ールの大きさを縮小するために、多結晶Ｓｉ膜やＳｉＯ
2膜を多く用い、成膜及びエッチング工程が増加する。
その結果、作業中に発生するごみ等による歩留まりが低
下するという問題点があった。
【０００８】本発明は上記問題点に鑑みてなされたもの
であり、工程数の増加を極力少なくし、かつ表面積の大
きな蓄積電極を有する半導体装置の製造方法を提供す
る。
であり、工程数の増加を極力少なくし、かつ表面積の大
きな蓄積電極を有する半導体装置の製造方法を提供す
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上記課題を解決するために、半導体基板上に
素子分離絶縁膜とトランジスタを形成する工程と、半導
体基板上に前記トランジスタを覆う層間絶縁膜を形成す
る工程と、前記層間絶縁膜をエッチングし蓄積電極と前
記トランジスタの一方の電極とを接続するためのコンタ
クトホールを形成する工程と、このコンタクトホール内
に第１の導電性膜を形成する工程と、その第１の導電性
膜上に絶縁膜を形成する工程と、メモリセル領域の蓄積
電極領域に該当する前記絶縁膜と層間絶縁膜の一部とを
エッチングし、前記コンタクトホール内に形成された第
１の導電性膜の上部及び側部の一部を露出させる工程
と、絶縁膜、層間絶縁膜及び第１の導電性膜上に第２の
導電性膜を形成する工程と、その第２の導電性膜上にレ
ジストを塗布し前記絶縁膜上の第２の導電性膜のみを選
択的に除去し蓄積電極間を分離する工程と、蓄積電極間
に残存している絶縁膜及び層間絶縁膜を除去する工程
と、第２の導電性膜の表面に容量絶縁膜を形成する工程
と、その容量絶縁膜上にプレート電極を形成する工程
と、を有することを特徴とするものである。
造方法は、上記課題を解決するために、半導体基板上に
素子分離絶縁膜とトランジスタを形成する工程と、半導
体基板上に前記トランジスタを覆う層間絶縁膜を形成す
る工程と、前記層間絶縁膜をエッチングし蓄積電極と前
記トランジスタの一方の電極とを接続するためのコンタ
クトホールを形成する工程と、このコンタクトホール内
に第１の導電性膜を形成する工程と、その第１の導電性
膜上に絶縁膜を形成する工程と、メモリセル領域の蓄積
電極領域に該当する前記絶縁膜と層間絶縁膜の一部とを
エッチングし、前記コンタクトホール内に形成された第
１の導電性膜の上部及び側部の一部を露出させる工程
と、絶縁膜、層間絶縁膜及び第１の導電性膜上に第２の
導電性膜を形成する工程と、その第２の導電性膜上にレ
ジストを塗布し前記絶縁膜上の第２の導電性膜のみを選
択的に除去し蓄積電極間を分離する工程と、蓄積電極間
に残存している絶縁膜及び層間絶縁膜を除去する工程
と、第２の導電性膜の表面に容量絶縁膜を形成する工程
と、その容量絶縁膜上にプレート電極を形成する工程
と、を有することを特徴とするものである。
【００１０】絶縁膜上の第２の導電性膜のみを選択的に
除去し蓄積電極間を分離する工程は、反応性イオンエッ
チング法又はケミカルメカニカルポリッシング法により
行われる。
除去し蓄積電極間を分離する工程は、反応性イオンエッ
チング法又はケミカルメカニカルポリッシング法により
行われる。
【００１１】本発明に係る半導体装置の製造方法によれ
ば、コンタクトホールに埋め込まれる第１の導電性膜を
蓄積電極の一部として用いることができるので、大きな
表面積を有する蓄層電極を得ることができる。また、従
来の方法と比べて工程数の増加を抑制できる。
ば、コンタクトホールに埋め込まれる第１の導電性膜を
蓄積電極の一部として用いることができるので、大きな
表面積を有する蓄層電極を得ることができる。また、従
来の方法と比べて工程数の増加を抑制できる。
【００１２】本発明の他の半導体装置の製造方法は、半
導体基板上に素子分離絶縁膜とトランジスタを形成する
工程と、半導体基板上に前記トランジスタを覆う第１の
層間絶縁膜を形成する工程と、その第１の層間絶縁膜上
に選択的にエッチング可能な第２の層間絶縁膜を形成す
る工程と、その第２の層間絶縁膜上に選択的にエッチン
グ可能な第３の層間絶縁膜を形成する工程と、前記第
１、第２及び第３の層間絶縁膜をエッチングし、蓄積電
極と前記トランジスタの一方の電極とを接続するための
コンタクトホールを形成する工程と、そのコンタクトホ
ール内に第１の導電性膜を形成する工程と、その第１の
導電性膜上に絶縁膜を形成する工程と、前記第２の層間
絶縁膜を残した状態でメモリセル領域の蓄積電極予定領
域の前記絶縁膜と第３の層間絶縁膜をエッチングし、前
記コンタクトホール内に形成された第１の導電性膜の上
部及び側部の一部を露出させる工程と、絶縁膜、第２の
層間絶縁膜、第３の層間絶縁膜及び第１の導電性膜上に
第２の導電性膜を形成する工程と、その第２の導電性膜
上にレジストを塗布し前記絶縁膜上の第２の導電性膜の
みを選択的に除去し蓄積電極間を分離する工程と、蓄積
電極間に残存している絶縁膜及び第３の層間絶縁膜を除
去する工程と、第１の層間絶縁膜を残し、第２の層間絶
縁膜を選択的に除去する工程と、第２の導電性膜の下部
を含む表面に容量絶縁膜を形成する工程と、その容量絶
縁膜上にプレート電極を形成する工程と、を有すること
を特徴とするものである。
導体基板上に素子分離絶縁膜とトランジスタを形成する
工程と、半導体基板上に前記トランジスタを覆う第１の
層間絶縁膜を形成する工程と、その第１の層間絶縁膜上
に選択的にエッチング可能な第２の層間絶縁膜を形成す
る工程と、その第２の層間絶縁膜上に選択的にエッチン
グ可能な第３の層間絶縁膜を形成する工程と、前記第
１、第２及び第３の層間絶縁膜をエッチングし、蓄積電
極と前記トランジスタの一方の電極とを接続するための
コンタクトホールを形成する工程と、そのコンタクトホ
ール内に第１の導電性膜を形成する工程と、その第１の
導電性膜上に絶縁膜を形成する工程と、前記第２の層間
絶縁膜を残した状態でメモリセル領域の蓄積電極予定領
域の前記絶縁膜と第３の層間絶縁膜をエッチングし、前
記コンタクトホール内に形成された第１の導電性膜の上
部及び側部の一部を露出させる工程と、絶縁膜、第２の
層間絶縁膜、第３の層間絶縁膜及び第１の導電性膜上に
第２の導電性膜を形成する工程と、その第２の導電性膜
上にレジストを塗布し前記絶縁膜上の第２の導電性膜の
みを選択的に除去し蓄積電極間を分離する工程と、蓄積
電極間に残存している絶縁膜及び第３の層間絶縁膜を除
去する工程と、第１の層間絶縁膜を残し、第２の層間絶
縁膜を選択的に除去する工程と、第２の導電性膜の下部
を含む表面に容量絶縁膜を形成する工程と、その容量絶
縁膜上にプレート電極を形成する工程と、を有すること
を特徴とするものである。
【００１３】本発明の他の半導体装置の製造方法によれ
ば、蓄積電極の下面もキャパシタとして利用できるの
で、さらに大きな表面積の蓄積電極を得ることができ
る。
ば、蓄積電極の下面もキャパシタとして利用できるの
で、さらに大きな表面積の蓄積電極を得ることができ
る。
【００１４】絶縁膜上の第２の導電性膜のみを選択的に
除去し蓄積電極間を分離する工程は、反応性イオンエッ
チング法又はケミカルメカニカルポリッシング法により
行われる
除去し蓄積電極間を分離する工程は、反応性イオンエッ
チング法又はケミカルメカニカルポリッシング法により
行われる
【００１５】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法を図面に基づいて説明する。図１〜図８は、第
１の本発明に係る半導体装置の製造方法を示す断面図で
ある。
製造方法を図面に基づいて説明する。図１〜図８は、第
１の本発明に係る半導体装置の製造方法を示す断面図で
ある。
【００１６】まず、公知の方法によりｐ型Ｓｉ基板１の
表面上に素子間を電気的に絶縁分離するフィールド酸化
膜２及びトランジスタＴを形成し、さらに基板上１に層
間絶縁膜として酸化膜９を形成する。トランジスタＴ
は、ゲート電極下にあるゲート酸化膜３、ゲート酸化膜
３上に形成される多結晶Ｓｉ膜４、Ｗsi2膜５、酸化膜
６、ｐイオン注入層７、Ａｓイオン注入層８から構成さ
れている（図１参照）。
表面上に素子間を電気的に絶縁分離するフィールド酸化
膜２及びトランジスタＴを形成し、さらに基板上１に層
間絶縁膜として酸化膜９を形成する。トランジスタＴ
は、ゲート電極下にあるゲート酸化膜３、ゲート酸化膜
３上に形成される多結晶Ｓｉ膜４、Ｗsi2膜５、酸化膜
６、ｐイオン注入層７、Ａｓイオン注入層８から構成さ
れている（図１参照）。
【００１７】次いで、酸化膜９上にレジスト１０を形成
し、コンタクトパターニングを行った後このレジスト１
０をマスクとして、反応性イオンエッチング法（ＲＩＥ
法）等により酸化膜９をエッチングして、コンタクトホ
ール１１を形成する（図２参照）。
し、コンタクトパターニングを行った後このレジスト１
０をマスクとして、反応性イオンエッチング法（ＲＩＥ
法）等により酸化膜９をエッチングして、コンタクトホ
ール１１を形成する（図２参照）。
【００１８】次いで、レジスト１０を除去した後、コン
タクトホール１１内を多結晶Ｓｉ膜１２で埋めこむ（図
３参照）。それによって、蓄積電極の一部が形成され
る。
タクトホール１１内を多結晶Ｓｉ膜１２で埋めこむ（図
３参照）。それによって、蓄積電極の一部が形成され
る。
【００１９】次いで、多結晶Ｓｉ膜１２をＲＩＥ法又は
ケミカルメカニカルポリッシング法（ＣＭＰ法）等によ
りエッチバックし、コンタクトホール１１内の多結晶Ｓ
ｉ膜１２のみを残す。そして、酸化膜９及びコンタクト
ホール１１内の多結晶Ｓｉ膜１２上に酸化膜１３を形成
し、蓄積電極領域以外の部分にレジスト１４を形成する
（図４参照）。
ケミカルメカニカルポリッシング法（ＣＭＰ法）等によ
りエッチバックし、コンタクトホール１１内の多結晶Ｓ
ｉ膜１２のみを残す。そして、酸化膜９及びコンタクト
ホール１１内の多結晶Ｓｉ膜１２上に酸化膜１３を形成
し、蓄積電極領域以外の部分にレジスト１４を形成する
（図４参照）。
【００２０】次いで、レジスト１４をマスクとして酸化
膜１３と酸化膜９の一部をＲＩＥ法によりエッチングす
る。エッチングの際、酸化膜とＳｉとの選択比のある条
件を選択することにより多結晶Ｓｉ膜１２を残す。その
結果、コンタクトホール１１内に形成された多結晶Ｓｉ
膜１２の上部及び側部の一部が酸化膜９から露出される
（図５参照）。
膜１３と酸化膜９の一部をＲＩＥ法によりエッチングす
る。エッチングの際、酸化膜とＳｉとの選択比のある条
件を選択することにより多結晶Ｓｉ膜１２を残す。その
結果、コンタクトホール１１内に形成された多結晶Ｓｉ
膜１２の上部及び側部の一部が酸化膜９から露出される
（図５参照）。
【００２１】次いで、レジスト１４を除去した後、酸化
膜９、１３及び多結晶Ｓｉ膜１２の表面に多結晶Ｓｉ膜
１５を形成し、平坦化のため、多結晶Ｓｉ膜１５の表面
にレジスト１６を塗布する（図６参照）。
膜９、１３及び多結晶Ｓｉ膜１２の表面に多結晶Ｓｉ膜
１５を形成し、平坦化のため、多結晶Ｓｉ膜１５の表面
にレジスト１６を塗布する（図６参照）。
【００２２】次いで、例えば圧力：５mTorr、ＲＦパワ
ー：４００Ｗでガス流量がそれぞれＣ12：２０sccm、Ｏ
2：２０sccm の条件によるＲＩＥ法によるエッチバッ
ク、もしくはＣＭＰ法による研磨を行い、レジスト１６
と酸化膜１３上の多結晶Ｓｉ膜１５のみを除去する（図
７参照）。
ー：４００Ｗでガス流量がそれぞれＣ12：２０sccm、Ｏ
2：２０sccm の条件によるＲＩＥ法によるエッチバッ
ク、もしくはＣＭＰ法による研磨を行い、レジスト１６
と酸化膜１３上の多結晶Ｓｉ膜１５のみを除去する（図
７参照）。
【００２３】次いで、蓄積電極となる多結晶Ｓｉ膜１５
の間に残存している酸化膜１３及び酸化膜９をフッ酸に
より除去した後、多結晶Ｓｉ膜１５の表面に容量絶縁膜
１７、多結晶Ｓｉ膜１８を形成し、プレート電極のパタ
ーニングを行う（図８参照）。
の間に残存している酸化膜１３及び酸化膜９をフッ酸に
より除去した後、多結晶Ｓｉ膜１５の表面に容量絶縁膜
１７、多結晶Ｓｉ膜１８を形成し、プレート電極のパタ
ーニングを行う（図８参照）。
【００２４】第１の本発明に係る半導体装置の製造方法
によれば、コンタクトホール１１に埋め込まれる多結晶
Ｓｉ膜１２を蓄積電極の一部として用いることができる
ので、大きな表面積を有する蓄層電極を得ることができ
る。また、従来の方法と比べて工程数の増加を抑制でき
るので、作業中に発生するごみ等の影響が少なくなり、
歩留りが向上する。
によれば、コンタクトホール１１に埋め込まれる多結晶
Ｓｉ膜１２を蓄積電極の一部として用いることができる
ので、大きな表面積を有する蓄層電極を得ることができ
る。また、従来の方法と比べて工程数の増加を抑制でき
るので、作業中に発生するごみ等の影響が少なくなり、
歩留りが向上する。
【００２５】図９〜図１６は、第２の本発明に係る半導
体装置の製造方法を示す断面図である。
体装置の製造方法を示す断面図である。
【００２６】まず、公知の方法によりｐ型Ｓｉ基板２１
の表面上に素子間を電気的に絶縁分離するフィールド酸
化膜２２及びトランジスタＴを形成し、さらに基板２１
上に第１の層間絶縁膜として酸化膜２９、第２の層間絶
縁膜としてＳｉ3Ｎ4膜３０、第３の層間絶縁膜として酸
化膜３１をそれぞれ形成する。トランジスタＴは、ゲー
ト電極下にあるゲート酸化膜２３、ゲート酸化膜２３上
に形成される多結晶Ｓｉ膜２４、Ｗsi2膜２５、酸化膜
２６、ｐイオン注入層２７、Ａｓイオン注入層２８から
構成されている（図９参照）。
の表面上に素子間を電気的に絶縁分離するフィールド酸
化膜２２及びトランジスタＴを形成し、さらに基板２１
上に第１の層間絶縁膜として酸化膜２９、第２の層間絶
縁膜としてＳｉ3Ｎ4膜３０、第３の層間絶縁膜として酸
化膜３１をそれぞれ形成する。トランジスタＴは、ゲー
ト電極下にあるゲート酸化膜２３、ゲート酸化膜２３上
に形成される多結晶Ｓｉ膜２４、Ｗsi2膜２５、酸化膜
２６、ｐイオン注入層２７、Ａｓイオン注入層２８から
構成されている（図９参照）。
【００２７】次いで、酸化膜３１上にレジスト３２を形
成し、コンタクトパターニングを行った後このレジスト
３２をマスクとして、反応性イオンエッチング法（ＲＩ
Ｅ法）等により、酸化膜３１、Ｓｉ3Ｎ4膜３０、酸化膜
２９を順次エッチングすることによりコンタクトホール
３３を形成する（図１０参照）。
成し、コンタクトパターニングを行った後このレジスト
３２をマスクとして、反応性イオンエッチング法（ＲＩ
Ｅ法）等により、酸化膜３１、Ｓｉ3Ｎ4膜３０、酸化膜
２９を順次エッチングすることによりコンタクトホール
３３を形成する（図１０参照）。
【００２８】次いで、レジスト３２を除去した後、コン
タクトホール３３内を多結晶Ｓｉ膜３４で埋めこむ（図
１１参照）。それによって、蓄積電極の一部が形成され
る。
タクトホール３３内を多結晶Ｓｉ膜３４で埋めこむ（図
１１参照）。それによって、蓄積電極の一部が形成され
る。
【００２９】次いで、多結晶Ｓｉ膜３４をＲＩＥ又はＣ
ＭＰ法等によりエッチバックし、コンタクト３３内の多
結晶Ｓｉ膜３４のみを残す。そして、酸化膜３１及びコ
ンタクトホール３３内の多結晶Ｓｉ膜３４上に酸化膜３
５を形成し、蓄積電極領域以外の部分にレジスト３６を
形成する（図１２参照）。
ＭＰ法等によりエッチバックし、コンタクト３３内の多
結晶Ｓｉ膜３４のみを残す。そして、酸化膜３１及びコ
ンタクトホール３３内の多結晶Ｓｉ膜３４上に酸化膜３
５を形成し、蓄積電極領域以外の部分にレジスト３６を
形成する（図１２参照）。
【００３０】次いで、レジスト３６をマスクとして酸化
膜３５と酸化膜３１の一部をＲＩＥ法によりエッチング
する。エッチングの際、ＲＩＥ法により、パワー：８０
０Ｗ、圧力：５０mTorrでガス流量がそれぞれ ＣＨ
Ｆ3：８０sccm、ＣＯ：２２０sccm、Ａｒ：１００sccm
の条件を用いることにより酸化膜３１とＳｉ3Ｎ4膜３
０、Ｓｉとの選択比を得ることができる。このため多結
晶Ｓｉ膜３４を残し、また、Ｓｉ3Ｎ4膜３０をエッチン
グストッパーとして用いることができ、ウェハ間及びウ
ェハ面内での蓄積電極容量のバラ付きを低減することが
できる。また、層間絶縁膜のオーバーエッチングによる
蓄積電極とゲート配線のＷsi2膜２５とのショートを防
止することができ、歩留まりの向上につながる（図１３
参照）。
膜３５と酸化膜３１の一部をＲＩＥ法によりエッチング
する。エッチングの際、ＲＩＥ法により、パワー：８０
０Ｗ、圧力：５０mTorrでガス流量がそれぞれ ＣＨ
Ｆ3：８０sccm、ＣＯ：２２０sccm、Ａｒ：１００sccm
の条件を用いることにより酸化膜３１とＳｉ3Ｎ4膜３
０、Ｓｉとの選択比を得ることができる。このため多結
晶Ｓｉ膜３４を残し、また、Ｓｉ3Ｎ4膜３０をエッチン
グストッパーとして用いることができ、ウェハ間及びウ
ェハ面内での蓄積電極容量のバラ付きを低減することが
できる。また、層間絶縁膜のオーバーエッチングによる
蓄積電極とゲート配線のＷsi2膜２５とのショートを防
止することができ、歩留まりの向上につながる（図１３
参照）。
【００３１】次いで、レジスト３６を除去した後、Ｓｉ
3Ｎ4膜３０及び多結晶Ｓｉ膜３４の表面に多結晶Ｓｉ膜
３７を形成し、平坦化のため、多結晶Ｓｉ膜３７の表面
にレジスト３８を塗布する（図１４参照）。
3Ｎ4膜３０及び多結晶Ｓｉ膜３４の表面に多結晶Ｓｉ膜
３７を形成し、平坦化のため、多結晶Ｓｉ膜３７の表面
にレジスト３８を塗布する（図１４参照）。
【００３２】次いで、例えば圧力：５mTorr、ＲＦパワ
ー：４００Ｗでガス流量がそれぞれＣ12：２０sccm、Ｏ
2：２０sccm の条件によるＲＩＥ法によるエッチバッ
ク、もしくはＣＭＰ法による研磨を行い、レジスト３８
と酸化膜３５上の多結晶Ｓｉ膜３７のみを除去する（図
１５参照）。
ー：４００Ｗでガス流量がそれぞれＣ12：２０sccm、Ｏ
2：２０sccm の条件によるＲＩＥ法によるエッチバッ
ク、もしくはＣＭＰ法による研磨を行い、レジスト３８
と酸化膜３５上の多結晶Ｓｉ膜３７のみを除去する（図
１５参照）。
【００３３】次いで、蓄積電極となる多結晶Ｓｉ膜３７
の間に残存している酸化膜３５及び酸化膜３１をフッ酸
により除去し、続いて、Ｓｉ3Ｎ4膜３０をリン酸等によ
り除去した後、多結晶Ｓｉ膜３７の表面に容量絶縁膜３
９、多結晶Ｓｉ膜４０を形成し、プレート電極のパター
ニングを行う（図１６参照）。
の間に残存している酸化膜３５及び酸化膜３１をフッ酸
により除去し、続いて、Ｓｉ3Ｎ4膜３０をリン酸等によ
り除去した後、多結晶Ｓｉ膜３７の表面に容量絶縁膜３
９、多結晶Ｓｉ膜４０を形成し、プレート電極のパター
ニングを行う（図１６参照）。
【００３４】第２の本発明に係る半導体装置の製造方法
によれば、図１６に示すように、蓄積電極の下面もキャ
パシタとして利用できるので、前述した第１の発明に比
べ、さらに大きな表面積の蓄積電極を得ることができ
る。
によれば、図１６に示すように、蓄積電極の下面もキャ
パシタとして利用できるので、前述した第１の発明に比
べ、さらに大きな表面積の蓄積電極を得ることができ
る。
【００３５】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
【００３６】
【発明の効果】第１の本発明に係る半導体装置の製造方
法によれば、コンタクトホールに埋め込まれる第１導電
性膜を蓄積電極の一部として用いることができるので、
大きな表面積を有する蓄層電極を得ることができる。ま
た、従来の方法と比べて工程数の増加を抑制できるの
で、作業中に発生するごみ等の影響が少なくなり、歩留
りが向上する。
法によれば、コンタクトホールに埋め込まれる第１導電
性膜を蓄積電極の一部として用いることができるので、
大きな表面積を有する蓄層電極を得ることができる。ま
た、従来の方法と比べて工程数の増加を抑制できるの
で、作業中に発生するごみ等の影響が少なくなり、歩留
りが向上する。
【００３７】第２の本発明に係る半導体装置の製造方法
によれば、蓄積電極の下面もキャパシタとして利用でき
るので、第１の発明に比べ、さらに大きな表面積の蓄積
電極を得ることができる。
によれば、蓄積電極の下面もキャパシタとして利用でき
るので、第１の発明に比べ、さらに大きな表面積の蓄積
電極を得ることができる。
【図１】本発明に係る第１の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２】本発明に係る第１の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図３】本発明に係る第１の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図４】本発明に係る第１の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図５】本発明に係る第１の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図６】本発明に係る第１の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図７】本発明に係る第１の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図８】本発明に係る第１の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図９】本発明に係る第２の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１０】本発明に係る第２の半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図１１】本発明に係る第２の半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図１２】本発明に係る第２の半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図１３】本発明に係る第２の半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図１４】本発明に係る第２の半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図１５】本発明に係る第２の半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図１６】本発明に係る第２の半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図１７】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図１８】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図１９】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図２０】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
Ｔ：トランジスタ １、２１：ｐ型Ｓｉ基板 ２、２２：フィールド酸化膜 ３、２３：ゲート酸化膜 ４、１２、１５、１８、２４、３４、３７、４０：多結
晶Ｓｉ膜 ５、２５：Ｗsi2膜 ６、１３、２６、２９、３１、３５：酸化膜 ７、２７：ｐイオン注入層 ８、２８：Ａｓイオン注入層 ９：層間絶縁膜（酸化膜） １０、１４、１６、３２、３６、３８：レジスト １１、３３：コンタクトホール １７、３９：容量絶縁膜 ２９：第１の層間絶縁膜（酸化膜） ３０：第２の層間絶縁膜（Ｓｉ3Ｎ4膜） ３１：第３の層間絶縁膜（酸化膜）
晶Ｓｉ膜 ５、２５：Ｗsi2膜 ６、１３、２６、２９、３１、３５：酸化膜 ７、２７：ｐイオン注入層 ８、２８：Ａｓイオン注入層 ９：層間絶縁膜（酸化膜） １０、１４、１６、３２、３６、３８：レジスト １１、３３：コンタクトホール １７、３９：容量絶縁膜 ２９：第１の層間絶縁膜（酸化膜） ３０：第２の層間絶縁膜（Ｓｉ3Ｎ4膜） ３１：第３の層間絶縁膜（酸化膜）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (3)
- 【請求項１】半導体基板上に素子分離絶縁膜とトランジ
スタを形成する工程と、半導体基板上に前記トランジス
タを覆う第１の層間絶縁膜を形成する工程と、その第１
の層間絶縁膜上に選択的にエッチング可能な第２の層間
絶縁膜を形成する工程と、その第２の層間絶縁膜上に選
択的にエッチング可能な第３の層間絶縁膜を形成する工
程と、前記第１、第２及び第３の層間絶縁膜をエッチン
グし、蓄積電極と前記トランジスタの一方の電極とを接
続するためのコンタクトホールを形成する工程と、その
コンタクトホール内に第１の導電性膜を形成する工程
と、その第１の導電性膜上に絶縁膜を形成する工程と、 前記第２の層間絶縁膜を残した状態でメモリセル領域の
蓄積電極予定領域の前記絶縁膜と第３の層間絶縁膜をエ
ッチングし、前記コンタクトホール内に形成された第１
の導電性膜の上部及び側部の一部を露出させる工程と、
絶縁膜、第２の層間絶縁膜、第３の層間絶縁膜及び第１
の導電性膜上に第２の導電性膜を形成する工程と、その
第２の導電性膜上にレジストを塗布し前記絶縁膜上の第
２の導電性膜のみを選択的に除去し蓄積電極間を分離す
る工程と、蓄積電極間に残存している絶縁膜及び第３の
層間絶縁膜を除去する工程と、第１の層間絶縁膜を残
し、第２の層間絶縁膜を選択的に除去する工程と、第２
の導電性膜の下部を含む表面に容量絶縁膜を形成する工
程と、その容量絶縁膜上にプレート電極を形成する工程
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記絶縁膜上の第２の導電性膜のみを選択
的に除去し蓄積電極間を分離する工程は、反応性イオン
エッチング法により行われることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】前記絶縁膜上の第２の導電性膜のみを選択
的に除去し蓄積電極間を分離する工程は、ケミカルメカ
ニカルポリッシング法により行われることを特徴とする
請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284952A JP2882387B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284952A JP2882387B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135421A JPH10135421A (ja) | 1998-05-22 |
| JP2882387B2 true JP2882387B2 (ja) | 1999-04-12 |
Family
ID=17685209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8284952A Expired - Fee Related JP2882387B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882387B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358064B1 (ko) * | 1999-06-30 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 전하저장전극 형성 방법 |
| KR100359165B1 (ko) * | 1999-12-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
-
1996
- 1996-10-28 JP JP8284952A patent/JP2882387B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10135421A (ja) | 1998-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |