KR100282484B1 - 디램 셀 커패시터 및 그의 제조방법 - Google Patents

디램 셀 커패시터 및 그의 제조방법 Download PDF

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Abstract

본 발명은 디램 셀 커패시터(DRAM cell capacitor) 및 그의 제조 방법에 관한 것으로, 스토리지 전극(storage electrode)이 다층 도전막으로 형성된다. 이 다층 도전막 중 가장 먼저 형성되는 스토리지 전극의 최하부막은 폴리실리콘막(polysilicon layer)으로 형성되거나, 비정질 실리콘막(amorphous silicon layer)이 후속 열처리 공정에 의해 폴리실리콘막으로 변화되어 형성된다. 폴리실리콘막 상에 비정질 실리콘막으로 스토리지 전극의 상부막이 형성된다. 스토리지 전극의 상부막의 표면상에만 선택적으로 HSG(hemispherical grain)막이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 스토리지 전극을 다층 도전막으로 형성하고, 또한 다층 도전막의 최하부막을 HSG막의 성장이 억제되는 폴리실리콘막으로 형성함으로써, 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬 마진(misalign margin)을 증가시킬 수 있고, 스토리지 전극의 표면 중 원하는 부위에만 선택적으로 HSG막을 형성할 수 있다. 그리고, 스토리지 전극의 최하부막을 폴리실리콘막으로 형성하여 스토리지 전극의 상부막인 비정질 실리콘막 식각시 버퍼(buffer)막으로 사용함으로써, 스토리지 전극 형성시 충분한 과식각 공정을 진행하여 스토리지 전극의 테일(tail)에 의한 스토리지 전극간 브리지를 방지할 수 있다. 또한, 스토리지 전극 하부의 일부 양측 표면에 HSG막이 형성되지 않도록 함으로써, 후속 세정 공정시 떨어진 HSG막에 의한 스토리지 전극 하부에서의 스토리지 전극간 브리지(bridge)를 방지할 수 있다.

Description

디램 셀 커패시터 및 그의 제조 방법(DRAM CELL CAPACITOR AND METHOD OF FABRICATING THE SAME)
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 디램 셀 커패시터(DRAM cell capacitor) 및 그의 제조 방법에 관한 것이다.
집적화된 디램 셀의 제조 기술 중 핵심 부분의 하나가 바로 커패시터 제조 기술이다.
현재 디램 셀 커패시터는 Watanabe et al., "SEMICONDUCTOR DEVICE HAVING POLYCRYSTALLINE SILICON LAYER WITH UNEVEN SURFACE DEFINED BY HEMISPHERICAL OR MUSHROOM LIKE SHAPE SILICON GRAIN"(U. S. P 5,623,243, 1997)에 개시된 바와 같이, 단위 면적 당 커패시턴스(capacitance)를 증가시키기 위해 스토리지 전극 상에 HSG(hemispherical grain)막을 적용한 기술이 사용되고 있다.
종래의 디램 셀 커패시터는, 예를 들어 스토리지 전극막을 증착(deposition) 및 패터닝(patterning)하여 스토리지 전극(storage electrode)을 형성하는 단계, 이 스토리지 전극의 표면상에 HSG(hemispherical grain)막을 성장시키는 단계, HSG막이 성장된 스토리지 전극 상에 커패시터 유전막인 Ta2O5 막을 증착 하는 단계, 및 플레이트 전극막(plate electrode layer)을 증착 및 패터닝 하는 단계를 포함하여 형성된다.
그러나, 디자인 룰(design rule) 0.15㎛ 이하의 소자에서는 스토리지 전극막이 두꺼워짐에 따라 스토리지 전극이 경사 식각(slope etch)되고, 따라서 도 1의 참조 번호 22로 나타낸 바와 같이, 스토리지 전극의 테일(tail)에 의한 인접한 스토리지 전극간 브리지(bridge) 현상인 2 비트 페일(2 bit fail)이 발생된다.
또한, 후속 공정으로 상기 스토리지 전극(18a) 상에 HSG막(20)이 적용되었을 때도 후속 세정 공정시 HSG막(20)이 떨어져 나와 참조 번호 23으로 나타낸 바와 같이, 2 비트 페일이 발생된다.
상기 스토리지 전극의 테일을 제거하기 위해서 스토리지 전극(18b) 식각 공정시 충분한 과식각 공정(overetch process)이 요구된다. 그러나, 상기 스토리지 전극 콘택홀(14)과 스토리지 전극(18b)간에 오정렬이 심하게 발생된 경우에 과식각 공정을 진행하게 되면 도 2에 도시된 바와 같이, 스토리지 전극(18b)의 목부분이 얇아지는 네킹(necking) 현상(참조 번호 24)이 발생된다. 상기 네킹 현상이 심한 경우, 상기 스토리지 전극(18b)은 쓰러지게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 충분한 과식각 공정으로, 스토리지 전극의 경사 식각에 의한 인접한 스토리지 전극간 브리지를 방지할 수 있는 디램 셀 커패시터 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 스토리지 전극 상에 선택적으로 HSG막을 형성할 수 있고, 스토리지 전극 상에 HSG막 적용시 세정 공정 등에 의해 떨어진 HSG막에 따른 스토리지 전극간 브리지를 방지할 수 있는 디램 셀 커패시터 및 그의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬 마진을 증가시킬 수 있는 디램 셀 커패시터 및 그의 제조 방법을 제공함에 있다.
도 1은 종래의 인접한 스토리지 전극간 브리지(bridge)를 설명하기 위한 단면도;
도 2는 종래의 스토리지 전극이 스토리지 전극 콘택홀에 오정렬(misalign)되었을 때 과식각(overetch) 공정에 따른 네킹(necking) 현상을 보여주는 단면도;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 디램 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
12, 102 : 층간절연막
14, 104 : 스토리지 전극 콘택홀
16, 106 : 스토리지 전극 콘택 플러그
18a, 18b, 112 : 스토리지 전극
108a : 제 1 도전막 패턴 20, 114 : HSG막
110a : 제 2 도전막 패턴 116 : 커패시터 유전막
118 : 플레이트 전극 120 : 커패시터
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 디램 셀 커패시터의 제조 방법은, 반도체 기판 상에 형성된 층간절연막과, 이 층간절연막을 뚫고 반도체 기판과 전기적으로 접속되도록 형성된 콘택 플러그(contact plug)를 갖는 디램 셀 커패시터(DRAM cell capacitor)의 제조 방법에 있어서, 상기 콘택 플러그 및 층간절연막 상에 소정의 두께를 갖는 제 1 도전막을 형성하는 단계; 상기 제 1 도전막을 패터닝 하여 상기 콘택 플러그와 전기적으로 접속되는 제 1 도전막 패턴을 형성하는 단계; 상기 제 1 도전막 패턴을 포함하여 층간절연막 상에 제 2 도전막을 형성하는 단계; 상기 제 2 도전막을 패터닝 하여 상기 제 1 도전막 패턴 상에 제 2 도전막 패턴을 형성하여 제 1 도전막 패턴과 제 2 도전막 패턴에 의한 스토리지 전극(storage electrode)을 형성하는 단계; 상기 제 2 도전막 패턴의 표면상에 선택적으로 HSG(hemispherical grain)막을 형성하는 단계; 상기 HSG막을 포함하여 반도체 기판 상에 커패시터 유전막(capacitor dielectric layer) 및 플레이트 전극(plate electrode)을 차례로 형성하여 커패시터를 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 디램 셀 커패시터의 제조 방법은, 반도체 기판 상에 형성된 층간절연막을 부분적으로 식각 하여 스토리지 전극 콘택홀을 형성하는 단계; 상기 콘택홀을 제 1 도전막으로 오버필(overfill)하는 단계; 제 1 도전막의 상부를 평탄화 식각하여 콘택 플러그를 형성하되, 상기 층간절연막 상에 제 1 도전막이 소정의 두께로 남도록 식각 하는 단계; 상기 콘택홀 양측의 층간절연막의 상부가 노출되도록 상기 제 1 도전막을 패터닝 하여 제 1 도전막 패턴을 형성하되, 상기 제 1 도전막 패턴은 상기 콘택홀보다 상대적으로 큰 폭을 갖도록 형성하는 단계; 상기 제 1 도전막 패턴을 포함하여 층간절연막 상에 제 2 도전막을 형성하는 단계; 상기 제 2 도전막을 부분적으로 식각 하여 제 1 도전막 패턴 상에 제 2 도전막 패턴을 형성하여 제 1 도전막 패턴과 제 2 도전막 패턴에 의한 스토리지 전극을 형성하는 단계; 상기 제 2 도전막 패턴의 표면상에 선택적으로 HSG막을 형성하는 단계; 상기 HSG막을 포함하여 반도체 기판 상에 커패시터 유전막 및 플레이트 전극을 차례로 형성하여 커패시터를 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 디램 셀 커패시터는, 반도체 기판 상에 형성된 층간절연막을 뚫고 반도체 기판과 전기적으로 접속되도록 형성된 하부전극과, 상기 하부전극 상에 차례로 적층되어 형성된 커패시터 유전막 및 커패시터 상부전극을 갖는 디램 셀 커패시터에 있어서, 상기 하부전극은, 상기 층간절연막 상에 적어도 두 층 이상의 도전막 패턴이 적층되어 형성된 다층 도전막 패턴; 및 상기 다층 도전막 패턴 중 층간절연막과 직접 접촉된 도전막 패턴의 양측 표면을 제외한 상기 다층 도전막 패턴의 표면상에 형성된 HSG막을 포함한다.
(작용)
도 3f를 참조하면, 본 발명의 실시예에 따른 신규한 디램 셀 커패시터 및 그의 제조 방법은, 스토리지 전극이 다층 도전막으로 형성되고, 스토리지 전극의 최하부막이 HSG막을 형성하기 위한 씨드 성장이 억제되는 폴리실리콘막으로 형성된다. 이때, 상기 스토리지 전극의 최하부막은 폴리실리콘막을 증착 하여 형성할 수도 있고, 비정질 폴리실리콘막을 증착한 후 열처리 공정을 통해 폴리실리콘막으로 변화시켜서 형성할 수도 있다. 이로써, 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬 마진(misalign margin)을 증가시킬 수 있고, 스토리지 전극 형성시 충분한 과식각 공정을 진행하여 스토리지 전극의 테일에 의한 스토리지 전극간 브리지를 방지할 수 있다. 또한, 스토리지 전극의 표면에 선택적으로 HSG막을 형성할 수 있고, 따라서 후속 세정 공정시 떨어진 HSG막에 의한 스토리지 전극 하부에서의 스토리지 전극간 브리지(bridge)를 방지할 수 있다.
(실시예)
이하, 도 3a 내지 도 3f를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 디램 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
먼저, 도 3f를 참조하여 본 발명의 실시예에 따른 디램 셀 커패시터의 구조를 설명한다.
도 3f를 참조하면, 본 발명의 실시예에 따른 디램 셀 커패시터는, 스토리지 전극 콘택 플러그(106), 스토리지 전극(112), HSG막(114), 커패시터 유전막(116), 그리고 플레이트 전극(118)을 포함한다.
상기 콘택 플러그(106)는 층간절연막(102)을 뚫고 반도체 기판(도면에 미도시)과 전기적으로 접속되도록 형성되어 있다. 상기 스토리지 전극(112)은 상기 콘택 플러그(106)와 전기적으로 접속되도록 형성되어 있다. 그리고, 본 발명의 핵심적인 부분으로서 상기 HSG막(114)이 스토리지 전극(112)의 표면에 선택적으로 형성되어 있다. 구체적으로, 상기 스토리지 전극(112)의 하부의 일부 양측 표면을 제외한 모든 표면에 HSG막(114)이 형성되어 있다.
이와 같이, 스토리지 전극(112) 하부의 일부(108a) 양측 표면에 HSG막(114)이 형성되지 않는 구조는 후속 세정 공정시 HSG막(114)이 떨어져 나와 비교적 스토리지 전극간 간격이 좁은 스토리지 전극의 하부 영역에서 스토리지 전극간 브리지가 발생되는 문제를 방지하게 된다.
상술한 바와 같은 디램 셀 커패시터의 제조 방법은 다음과 같다.
도 3a를 참조하면, 먼저 반도체 기판(도면에 미도시) 상에 트랜지스터(transistor)(도면에 미도시)가 형성된다. 상기 트랜지스터는 게이트 전극(gate electrode) 및 게이트 전극 양측의 반도체 기판 내에 형성된 소오스/드레인 영역(source/drain region)을 포함한다.
상기 트랜지스터를 포함하여 반도체 기판 전면에 층간절연막(102)이 증착 된다. 이 분야에서 잘 알려진 포토리소그라피(photolithography)를 사용하여 상기 소오스/드레인 영역의 일부가 노출되도록 상기 층간절연막(102)이 부분적으로 식각 되어 스토리지 전극 콘택홀(storage electrode contact hole)(104)이 형성된다. 한편, 상기 스토리지 전극 콘택홀(104)의 종횡비(aspect ratio)를 줄이기 위해, 상기 층간절연막(102) 증착 전에 상기 소오스/드레인 영역과 전기적으로 접속되는 스토리지 전극 콘택 패드(contact pad)가 더 형성될 수도 있다.
상기 스토리지 전극 콘택홀(104)이 폴리실리콘막 등의 도전막으로 채워지도록 스토리지 전극 콘택홀(104)을 포함하여 층간절연막(102) 상에 도전막이 증착 된다. 다음, 층간절연막(102)의 상부가 노출되도록 상기 도전막이 CMP(chemical mechanical polishing) 공정 등으로 평탄화 식각 되어 스토리지 전극 콘택 플러그(storage electrode contact plug)(106)가 형성된다.
상기 콘택 플러그(106)를 포함하여 층간절연막(102) 상에 스토리지 전극을 형성하기 위한 제 1 도전막(108)이 증착 된다. 상기 제 1 도전막(108)은 여기서, 비정질 실리콘막(amorphous silicon layer)(108)으로 형성된다.
상기 비정질 실리콘막(108)이 1000Å 내지 2000Å 두께 범위 내로 남도록 예를 들어, CMP 공정 등으로 평탄화 식각 된다.
한편, 상기 콘택 플러그(106)와 상기 제 1 도전막(108)이 동시에 형성될 수 있다. 구체적으로, 상기 콘택홀(104)이 폴리실리콘막 등의 도전막으로 오버필(overfill)된 후, 이 도전막이 상기 층간절연막(102) 상에 제 1 도전막(108)의 두께로 남도록 평탄화 식각 됨으로써 상기 콘택 플러그(106)와 제 1 도전막(108)이 동시에 형성된다.
이어서, 상기 제 1 도전막(108)을 열처리하는 어닐링(annealing) 공정이 수행된다. 그 결과, 상기 제 1 도전막(108)은 결정화(crystallization)되어 폴리실리콘막으로 변화된다. 이때, 상기 어닐링 공정은 바람직하게, N2분위기에서 750℃로 10분 동안 수행된다.
상기 제 1 도전막(108)이 도 3b에서와 같이, 패터닝(patterning)되어 상기 콘택 플러그(106)와 전기적으로 접속되는 제 1 도전막 패턴(108a)이 형성된다.
한편, 상기 어닐링 공정은 상기 제 1 도전막(108)이 패터닝된 후 즉, 상기 제 1 도전막 패턴(108a)이 형성된 후 수행될 수 있다. 또는, 상기 제 1 도전막(108)을 비정질 실리콘막이 아닌 폴리실리콘막으로 증착할 수도 있다.
상기 제 1 도전막 패턴(108a)을 형성하기 위한 포토 공정은 종래의 스토리지 전극막을 패터닝 하기 위한 포토 공정보다 더 정확하게 된다. 이것은 상기 제 1 도전막(108)이 종래의 스토리지 전극막보다 그 두께가 훨씬 얇기 때문이다. 따라서, 상기 제 1 도전막 패턴(108a)의 콘택홀(104)에 대한 오정렬 마진은 종래의 스토리지 전극의 경우보다 훨씬 더 크게 된다.
그리고, 인접한 제 1 도전막 패턴(108a)간의 거리(d)는 130nm 이하로 형성하여 제 1 도전막 패턴(108a)의 콘택홀(104)에 대한 오정렬 마진을 더욱 증가시킬 수 있다. 상기 거리(d)는 종래 디램 셀 커패시터의 경우, 스토리지 전극의 표면에 HSG막 적용시 2 비트 페일이 발생되는 거리이나, 본 발명에서는 상기 2 비트 페일이 발생되지 않는 거리가 된다. 그 이유는 후속 공정에서 설명하기로 한다.
도 3c에 있어서, 상기 제 1 도전막 패턴(108a)을 포함하여 층간절연막(102) 상에 제 2 도전막(110)이 10,000Å 내지 13,000Å의 두께 범위 내로 증착 된다. 상기 제 2 도전막(110)은 여기서, 비정질 실리콘막으로 형성된다. 상기 제 2 도전막(110)의 상부 표면이 CMP 공정 등에 의해 평탄화 식각 된다.
상기 제 2 도전막(110)은 상기 평탄화 식각 후에 8,000Å 내지 10,000Å의 두께 범위를 갖게 된다.
상기 제 2 도전막(110)이 패터닝 되어 도 3d에서와 같이, 제 1 도전막 패턴(108a) 상에 제 2 도전막 패턴(110a)이 형성되고, 이로써 제 1 도전막 패턴(108a)과 제 2 도전막 패턴(110a)에 의한 스토리지 전극(112)이 형성된다.
상기 제 2 도전막 패턴(110a) 형성시 제 2 도전막 패턴의 테일 발생을 방지하기 위해서 과식각 공정이 수행된다. 상기 과식각 공정은 종래의 경우 상기 콘택홀에 대해 스토리지 전극이 심하게 오정렬 되었을 때 네킹 현상 등을 유발하게 되나, 본 발명에서는 상기 제 1 도전막 패턴(108a)이 상기 콘택홀(104)과 충분한 오정렬 마진을 갖고 형성되어 있기 때문에 충분히 수행될 수 있다.
더구나, 상기 제 1 도전막 패턴(108a)은 폴리실리콘막으로서 비정질 실리콘막인 상기 제 2 도전막(110)에 비해 덜 식각 되므로 다시 말해, 상기 제 2 도전막(110) 식각시 상기 제 1 도전막이 버퍼(buffer) 역할을 하게 되므로, 충분한 과식각 공정이 수행될 수 있다. 상기 과식각(overetch) 공정 진행시, 상기 제 1 도전막 패턴(108a)의 일부가 식각 되고, 층간절연막(102)의 일부가 식각 된다.
상기 제 2 도전막 패턴의 테일 제거로, 스토리지 전극의 경사 식각에 의한 인접한 스토리지 전극간 브리지가 방지된다.
도 3e를 참조하면, 상기 스토리지 전극(112)의 표면상에 HSG막(114)이 형성된다. 이때, 상기 HSG막(114)은 폴리실리콘막인 제 1 도전막 패턴(108a) 상에는 형성되지 않고, 비정질 실리콘막인 제 2 도전막 패턴(110a) 상에만 선택적으로 형성된다. 상기 HSG막(114)은 반구 형태의 결정 입자들인 실리콘 그레인들(silicon grains)로서, 비정질 실리콘막의 표면에 결정 핵인 씨드(seed)가 형성된 후, 이 씨드를 중심으로 결정이 성장되어 형성되는 것이다. 그러므로, 이미 결정화된 상기 제 1 도전막 패턴(108a) 상에는 상기 HSG막(114)이 형성되지 않는다.
이와 같이, 스토리지 전극(112) 하부의 일부 양측 표면에 HSG막(114)이 형성되지 않도록 함으로써, 인접한 스토리지 전극(112)간 브리지가 방지된다. 이것은 또한, 인접한 제 1 도전막 패턴(108a)간의 거리가 130nm 이하가 되도록 형성할 수 있는 이유가 된다.
구체적으로, 스토리지 전극의 높이가 높아질수록 스토리지 전극 식각시 하부 폭이 증가되는 경사 식각(slope etch)의 경향이 두드러지게 된다. 이 경우, 스토리지 전극에 HSG막 형성 공정을 적용하게 되면, 후속 세정 공정(예를 들어, 커패시터 유전막 형성 전의 세정 공정)시 HSG막의 일부가 떨어져나와 인접한 스토리지 전극(112)간 거리가 좁은 영역에 부착되어 스토리지 전극간 브리지를 유발하게 되는 것이다. 그러나, 본 발명에서와 같이, 스토리지 전극(112) 하부의 일부 양측 표면에 HSG막(114)이 형성되지 않도록 함으로써, 상기 스토리지 전극간 브리지가 방지된다.
마지막으로, 상기 HSG막(114)을 포함하여 반도체 기판 전면에 커패시터 유전막(116) 예를 들어, Ta2O5막이 형성된 후, 커패시터 유전막(116) 상에 플레이트 전극막(plate electrode layer)이 증착 및 패터닝 되어 커패시터 상부전극인 플레이트 전극(plate electrode)(118)이 형성된다. 이로써, 도 3f에 도시된 바와 같이, 본 발명에 따른 커패시터(120)가 완성된다.
본 발명은 스토리지 전극을 다층 도전막으로 형성하고, 또한 다층 도전막의 최하부막을 HSG막의 성장이 억제되는 폴리실리콘막으로 형성함으로써, 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬 마진(misalign margin)을 증가시킬 수 있고, 스토리지 전극의 표면에 선택적으로 HSG막을 형성할 수 있는 효과가 있다.
그리고, 본 발명은 스토리지 전극을 다층 도전막으로 형성하되, 스토리지 전극의 최하부막을 폴리실리콘막으로 형성하여 상부막인 비정질 실리콘막 식각시 버퍼막으로 사용함으로써, 스토리지 전극 형성시 충분한 과식각 공정을 진행하여 스토리지 전극의 테일에 의한 스토리지 전극간 브리지를 방지할 수 있는 효과가 있다.
또한, 스토리지 전극 하부의 일부 양측 표면에 HSG막이 형성되지 않도록 함으로써, 후속 세정 공정시 떨어진 HSG막에 의한 스토리지 전극 하부에서의 스토리지 전극간 브리지(bridge)를 방지할 수 있는 효과가 있다.

Claims (20)

  1. 반도체 기판 상에 형성된 층간절연막과, 이 층간절연막을 뚫고 반도체 기판과 전기적으로 접속되도록 형성된 콘택 플러그(contact plug)를 갖는 디램 셀 커패시터(DRAM cell capacitor)의 제조 방법에 있어서,
    상기 콘택 플러그 및 층간절연막 상에 소정의 두께를 갖는 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막을 패터닝(patterning) 하여 상기 콘택 플러그와 전기적으로 접속되는 제 1 도전막 패턴을 형성하는 단계;
    상기 제 1 도전막 패턴을 포함하여 층간절연막 상에 제 2 도전막을 형성하는 단계;
    상기 제 2 도전막을 패터닝 하여 상기 제 1 도전막 패턴 상에 제 2 도전막 패턴을 형성하여 제 1 도전막 패턴과 제 2 도전막 패턴에 의한 스토리지 전극(storage electrode)을 형성하는 단계;
    상기 제 2 도전막 패턴의 표면상에 선택적으로 HSG(hemispherical grain)막을 형성하는 단계; 및
    상기 HSG막을 포함하여 반도체 기판 상에 커패시터 유전막(capacitor dielectric layer) 및 플레이트 전극(plate electrode)을 차례로 형성하여 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    소정의 두께를 갖는 상기 제 1 도전막은, 상기 콘택 플러그를 포함하여 층간절연막 상에 제 1 도전막을 증착 하는 단계; 및
    상기 소정의 두께가 되도록 상기 제 1 도전막을 평탄화 식각(planarization etch)하는 단계를 포함하여 형성되는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 소정의 두께는 1000Å 내지 2000Å의 범위를 갖는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  4. 제 1 항에 있어서,
    인접한 제 1 도전막 패턴간의 거리는 130nm 이하인 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 도전막은 상기 HSG막 형성을 위한 씨드(seed) 성장이 억제되는 막질로 형성되는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 도전막은 폴리실리콘막으로 형성되는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 도전막 패턴 형성 전에 상기 제 1 도전막을 열처리하는 공정(annealing)을 수행하는 단계를 더 포함하고,
    상기 열처리 공정에 의해 제 1 도전막이 상기 HSG막 형성을 위한 씨드 성장이 억제되는 막질로 변화되는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 도전막 형성 전에 상기 제 1 도전막 패턴을 열처리하는 공정을 수행하는 단계를 더 포함하고,
    상기 열처리 공정에 의해 제 1 도전막 패턴이 상기 HSG막 형성을 위한 씨드 성장이 억제되는 막질로 변화되는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 열처리 공정은 N2분위기에서 750℃로 10분 동안 수행되는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 2 도전막 패턴은 상기 제 1 도전막 패턴 보다 상대적으로 두껍게 형성되는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
  11. 반도체 기판 상에 형성된 층간절연막을 부분적으로 식각 하여 스토리지 전극 콘택홀을 형성하는 단계;
    상기 콘택홀을 제 1 도전막으로 오버필(overfill)하는 단계;
    제 1 도전막의 상부를 평탄화 식각 하여 콘택 플러그를 형성하되, 상기 층간절연막 상에 제 1 도전막이 소정의 두께로 남도록 식각 하는 단계;
    상기 콘택홀 양측의 층간절연막의 상부가 노출되도록 상기 제 1 도전막을 패터닝 하여 제 1 도전막 패턴을 형성하되, 상기 제 1 도전막 패턴은 상기 콘택홀보다 상대적으로 큰 폭을 갖도록 형성하는 단계;
    상기 제 1 도전막 패턴을 포함하여 층간절연막 상에 제 2 도전막을 형성하는 단계;
    상기 제 2 도전막을 부분적으로 식각 하여 제 1 도전막 패턴 상에 제 2 도전막 패턴을 형성하여 제 1 도전막 패턴과 제 2 도전막 패턴에 의한 스토리지 전극을 형성하는 단계;
    상기 제 2 도전막 패턴의 표면상에 선택적으로 HSG막을 형성하는 단계;
    상기 HSG막을 포함하여 반도체 기판 상에 커패시터 유전막 및 플레이트 전극을 차례로 형성하여 커패시터를 형성하는 단계를 포함하는 디램 셀 커패시터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 도전막은 HSG막 형성을 위한 씨드 성장이 억제되는 막질로 형성되는 디램 셀 커패시터의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 도전막은 폴리실리콘막으로 형성되는 디램 셀 커패시터의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 1 도전막 패턴 형성 전에 상기 제 1 도전막을 열처리하는 공정을 수행하는 단계를 더 포함하고,
    상기 열처리 공정에 의해 제 1 도전막이 상기 HSG막 형성을 위한 씨드 성장이 억제되는 막질로 변화되는 디램 셀 커패시터의 제조 방법.
  15. 제 11 항에 있어서,
    상기 제 2 도전막 형성 전에 상기 제 1 도전막 패턴을 열처리하는 공정을 수행하는 단계를 더 포함하고,
    상기 열처리 공정에 의해 제 1 도전막 패턴이 상기 HSG막 형성을 위한 씨드 성장이 억제되는 막질로 변화되는 디램 셀 커패시터의 제조 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 열처리 공정은 N2분위기에서 750℃로 10분 동안 수행되는 디램 셀 커패시터의 제조 방법.
  17. 제 11 항에 있어서,
    상기 소정의 두께는 1000Å 내지 2000Å의 범위를 갖는 디램 셀 커패시터의 제조 방법.
  18. 제 11 항에 있어서,
    인접한 제 1 도전막 패턴간의 거리는 130nm 이하인 디램 셀 커패시터의 제조 방법.
  19. 제 11 항에 있어서,
    상기 제 2 도전막 패턴은 상기 제 1 도전막 패턴 보다 상대적으로 두껍게 형성되는 디램 셀 커패시터의 제조 방법.
  20. 반도체 기판 상에 형성된 층간절연막을 뚫고 반도체 기판과 전기적으로 접속되도록 형성된 하부전극과, 상기 하부전극 상에 차례로 적층되어 형성된 커패시터 유전막 및 커패시터 상부전극을 갖는 디램 셀 커패시터에 있어서,
    상기 하부전극은, 상기 층간절연막 상에 적어도 두 층 이상의 도전막 패턴이 적층되어 형성된 다층 도전막 패턴; 및
    상기 다층 도전막 패턴 중 층간절연막과 직접 접촉된 도전막 패턴의 양측 표면을 제외한 상기 다층 도전막 패턴의 표면상에 형성된 HSG막을 포함하는 것을 특징으로 하는 디램 셀 커패시터.
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