KR19980080624A - 백금류 금속으로 이루어진 커패시터 전극의 제조 방법 - Google Patents
백금류 금속으로 이루어진 커패시터 전극의 제조 방법 Download PDFInfo
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Abstract
본 발명은, 커패시터 전극용 실리콘 함유 표면을 갖는 캐리어상에 전도성 전극 바디(10)를 제조하는 방법에 관한 것이다. 먼저 백금을 전표면적으로 증착하고, 템퍼링 공정 동안 전극 바디 외부에서 상기 백금을 규산화하여 백금 규화물을 제거한다. 본 발명의 장점은 금속 백금을 위한 에칭 프로세스를 없앨 수 있다는 점이다.
Description
본 발명은, 집적 반도체 회로내에 백금류 금속으로 이루어진 커패시터 전극을 제조하기 위한 방법에 관한 것이다.
커패시터를 갖춘 반도체 회로의 예로서는 DRAM-메모리셀을 들 수 있다. 집적 밀도를 높이기 위해 상기 DRAM-메모리셀은, 메모리 커패시터가 관련 선택 트랜지스터 상부에 배치된 소위 스택 커패시터-셀로서 실현될 수 있다. 상기 커패시터의 공간 요구에 미치는 중요한 영향은 다른 무엇보다도 커패시터 유전체의 선택이다.
종래 방식의 커패시터는 대부분, 최대 8의 유전율을 갖는 실리콘 산화물층 또는 실리콘 질화물층을 메모리 유전체로서 이용한다. 예를 들어 BST(Barium-Stronium-Titanat, BaSrTiO3)와 같은 새로운 상유전체 및 유사한 재료들은 ε 150의 유전율을 가짐으로써 비교적 작은 커패시터를 가능하게 한다.
커패시터 유전체(DRAM)로서 상유전체를 사용하는 상기 방식의 메모리 소자들은 공급 전압이 단락되는 경우에 상기 메모리 소자들의 전하를 변화시키고 그에 따라 상기 메모리에 저장된 정보를 변화시킨다. 종래 방식의 메모리 소자들은 또한 잔류 누설 전류 때문에 계속적으로 새롭게 기술되어야만 한다(Refresh-Time). 강유전체를 메모리 유전체로서 사용함으로써, 공급 전압이 단락되는 경우에도 정보를 변화시키지 않고 계속적으로 새롭게 기술될 필요가 없는 비휘발성 메모리를 상이한 편광 방향을 토대로 하여 구성할 수 있다. 상기 셀의 잔류 누설 전류는 저장된 신호에 영향을 미치지 않는다. 상기 방식의 강유전체의 예로서는 PZT(Blei-Zirkonium-Titanat, Pb (Zr, Ti) O3)를 들 수 있다.
상기의 새로운 강유전체 및 상유전체의 제조는 통상적으로 산화 분위기에서 고온에서 이루어진다. 따라서, 특히 제 1커패시터 전극을 위해서는 상기 조건들과 모순되지 않는 재료가 필요하다.
대부분의 경우에는 백금, 이리듐 또는 루테늄과 같은 귀금속으로 이루어진 전극이 사용된다(일반적으로는 백금류 금속으로 언급된다). 백금류 금속, 특히 예를 들어 비교적 두꺼운 백금층의 구조화는 지금까지 해결되지 않은 문제인데, 그 이유는 아직까지도 적절한 에칭 프로세스가 개발되지 않았고, 어떠한 휘발성 백금-화합물도 RIE-프로세스를 위해서는 적합하지 않은 것으로 나타났기 때문이다. 지금까지의 에칭 프로세스는 래크 마스크의 제공 및 아르곤 플라즈마, 산소 플라즈마 또는 클로르 플라즈마 에칭을 기초로 한다. 이 경우에는 상기 프로세스의 높은 물리적 성분 때문에 마스킹 재료에 비해 선택성이 적을 수 있다.
본 발명의 목적은, 백금류 금속으로 이루어진 커패시터 전극의 제조 방법을 개선하는 것이다. 상기 제조 방법은 또한, 메모리 유전체로서 높은-ε-상유전체 또는 강유전체를 사용하는 DRAM-셀의 제조 프로세스에 통합될 수 있다.
도 1 내지 도 3은 본 발명에 따른 방법의 제 1실시예가 설명되는 반도체 회로 장치의 개략적인 횡단면도이다.
도 4 내지 도 11은 다른 실시예를 개략적으로 도시한 개략도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 반도체 기판 2, 4 : 도핑 영역
3 : 게이트 5 : 절연 영역
6, 6' : 절연층 7 : 에칭 정지 재료
8 : 실리콘층 9 : 접속 구조물
10 : 전극 바디 11 : 백금
11' : 백금 규화물 12 : 커패시터 유전체
13 : 상부 전극 14 : 산소 확산 배리어
14a, 14b : 배리어
상기 목적은,
- 실리콘 함유 표면을 갖는 커패시터 전극용 캐리어를 제조하는 단계,
- 형성될 커패시터 전극의 원래의 구조적 형태를 갖는 도전성 전극 바디를 상기 실리콘 함유 표면상에 제조함으로써, 전극 바디에 인접한 실리콘 함유 표면을 노출하는 단계,
- 백금류 금속으로 이루어진 층을 증착하는 단계,
- 템퍼링 단계를 실시함으로써, 실리콘 함유 표면상에 배치된 백금류 금속층의 영역을 규산화하는 단계,
- 상기 백금류 금속 질화물을 제거하는 단계로 이루어진 제조 방법에 의해 달성된다.
본 발명은 커패시터 전극을 제조하기 위해 Salizid(self aligned silizied)-방법을 사용하는 것을 기초로 한다. 이를 위해 제일 먼저 실리콘 함유 표면을 갖는 캐리어가 형성된다. 상기 캐리어는 특히 반도체 기판으로서, 경우에 따라서는 형성된 회로 소자를 미리 갖추고 있을 수도 있다.
그 다음에, 실시예에 따라 도전층이 증착되어 전극 바디로 구조화된다. 대체로 상기 전극 바디는 형성될 커패시터 전극의 형태를 갖는다. 전극 바디의 외부에서 a-Si-표면이 노출된다. 상기 전극 바디상에는 동일한 형태로 백금층이 증착된다. 템퍼링 프로세스에 의해 Si를 함유하는 표면상에 배치된 백금이 규산화된다. 즉, PtSiX로 변환된다. 그 다음에 상기 PtSiX는 선택적으로 에칭되는 반면, 전극 바디상에 존재하는 백금은 침식되지 않는다. 적합한 에칭 방법은 논문 M. Rand et al, Appl. Phys. Lett. 24 (1974), Pages 49에 기술되어 있다. 상기 방법에서 보호 산화물층은 HF로 백금 규화물로부터 제거되고, 그 다음에 왕수에서의 에칭에 의해 백금 질화물이 금속 백금보다 더 빠르게 에칭된다. 경우에 따라서 남겨지는 실리콘 산화물은 재차 HF에 의해 제거될 수 있다.
본 발명의 중요한 장점은, 금속 백금을 위해서는 어떠한 에칭 방법도 필요치 않다는 점이다. 에칭 방법 대신, 비교적 쉽게 구조화될 수 있는 도전성 대체 재료가 전극 바디에 대해 에칭된다. 그 다음에 전극 바디상에 있는 상기 백금층이 전극 바디에 대해 자기 정렬된다. 즉, 백금을 에칭하기 위해서 다른 마스크가 전혀 필요 없다.
Si를 함유하는 캐리어 표면은 폴리 실리콘층일 수 있다. 상기 층은 a-Si-층(비정질 실리콘층)인 것이 바람직한데, 그 이유는 상기 층이 규화물을 형성하기에 매우 적합하기 때문이다. 캐리어의 구조에 따라서는, 예를 들어 실리콘 질화물과 같은 에칭 정지 재료층이 Si-층 아래의 캐리어 표면상에 제공되는 것이 바람직하다. 그럼으로써, 그 아래에 배치된 캐리어의 부분이 나중의 규화물 에칭시에 보호된다.
실리콘 함유 표면은 경우에 따라, 예컨대 산화에 의해 형성되는 얇은 산화물층에 의해 다음 프로세스 동안 (예를 들어 전극 바디의 제조 동안) 보호되어야 한다. 상기 얇은 산화물층은 나중에, 특히 백금 증착 전에 재차 제거된다.
전극을 접속하기 위해서는 예컨대, 경우에 따라서 Si-층을 제조한 후에 또는 산화물 보호층을 제조한 후에 상기 캐리어내로 또는 경우에 따라서는 산화물 보호층내로 하부에 배치된 도전성 구조물에 대해 콘택 호울을 에칭하는 방법이 제안된다. 따라서, DRAM-메모리셀에서 관련 선택 트랜지스터의 소스/드레인-영역에 대한 접속이 이루어질 수 있다.
상기 메모리셀이 메모리 유전체로서 높은-ε-유전체 또는 강유전체를 가지면, S/D-영역에 대한 콘택이 산화에 의해 악화되지 않도록 하기 위해, 메모리셀과 하부에 놓인 산화 가능한 다음 구조물 사이에 산화 확산 배리어가 배치되어야 한다. 이를 위해 전극 바디 및/또는 콘택 호울을 채우는 접속 구조물은 도전성 산소 배리어 재료로 이루어질 수 있다. 그러나 또한, 상기 2개의 구조물을 예를 들어 폴리 실리콘 또는 텅스텐으로 제조하고, 배리어를 전극 바디상에 예컨대 증착에 의해 또는 템퍼링 프로세스에 의해 자기 정렬 방식으로 형성하는 것도 가능하다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에 자세히 설명된다.
도 1: 본 발명에 따른 방법은 DRAM-메모리셀의 실시예에서 설명된다. 실리콘 반도체 기판(1)내에서 도핑 영역(2, 4)(소스/드레인) 및 절연 영역(5)에 의해 인접 메모리셀의 트랜지스터로부터 분리된 게이트(3)를 갖는 MOS-트랜지스터가 제조된다. 상기 장치는 예를 들어 실리콘 산화물과 같은 절연층(6)으로 커버링된다. 상기 표면상에 약 150㎚ 두께의 에칭 정지 재료(7)로서의 Si3N4층 및 비정질 실리콘층(8)이 공지된 방법으로 증착된다. 상기 방식에 의해 커패시터 전극용 캐리어가 형성된다. a-Si-층의 두께는 나중에 필요한 ptSi-에칭을 짧게 유지하기 위해서 바람직하게 200㎚ 이하, 예컨대 100㎚이다. 상기 비정질 실리콘(8)은 상황에 따라 나중에 재차 제거되는 (도시되지 않은) 얇은 산화물층에 의해 다음 단계 (특히 전극 바디의 구조화 동안) 보호되어야 한다. 콘택 호울은 포토 기술에 의해 S/D-영역(2)까지 에칭된다. 상기 콘택 호울내에 도전성 접속 구조물(9)이 제공된다. 이를 위해 제 1실시예에서는 산소 확산을 막기 위한 도전성 배리어 재료가 전표면적으로 제공됨으로써, 콘택 호울은 충전되고 장치의 표면은 커버링된다. 예를 들어 콘택 호울의 직경이 0.8μ인 경우에는 약 500㎛ 두께의 텅스텐 질화물층이 공지된 방법(예컨대 CVD 방법)으로 증착될 수 있다. 상기 WN-층이 구조화됨으로써, 접속 구조물(9) 위에 배치된 전극 바디(10)가 형성된다. 상기 전극 바디 외부에서는 a-Si-표면이 노출된다. 이 때 존재하는 표면상에 전표면적으로 백금(11)이 증착된다(두께 약 100㎛).
도 2: 템퍼링 공정에 의해서는 단지 aSi상에 배치된 백금만이 규산화되는 반면, 전극 바디(10)상에는 금속 백금(11)이 남겨진다. 상기 템퍼링 공정은 RTP(Rapid Thermal Processing)로서 질소내에서(500℃에서 1분 동안) 실시되거나 또는 노(furnace) 프로세스로서 질소 또는 아르곤내에서 실시된다. 형성된 백금 규화물(11')은 그 다음에 상술된 바와 같은 적합한 습식 에칭 방법으로 제거된다.
도 3: 메모리 커패시터를 완성하기 위해, 커패시터 유전체(12), 바람직하게는 높은-ε-유전체가 전표면적으로 제공된다. FRAM의 경우는 상기 유전체 대신에 강유전체가 증착된다. 전극 바디(10) 및 접속 구조물(9)이 산소 확산 배리어로 형성되기 때문에, 하부에 배치된 구조물은 산화되지 않는다. 이 경우에는 상부 전극(13)도 마찬가지로 예컨대 백금으로 제조된다.
하기의 실시예(도 4 내지 도 9)는 단지 접속 구조물(9), 전극 바디(10) 및 경우에 따라서는 산소 확산 배리어의 제조 방법에서만 제 1실시예와 상이하기 때문에, 단지 이 단계들만은 도면을 참조하여 설명된다:
도 4 내지 도 5: 접속 구조물(9)을 형성하기 위해, 에칭된 콘택 호울내에는 예를 들어 폴리 실리콘 또는 텅스텐으로 이루어진 하나의 도전층이 제공되는데, 바람직하게는 전표면적인 증착 및 그 다음에 이루어지는 콘택 호울 상부 에지까지의 재에칭에 의해 제공된다. 그 다음에는 전표면적으로 산소 확산 배리어가 증착되어 전극 바디(10)로 구조화된다.
도 6 및 도 7: 콘택 호울을 제조한 후에는 텅스텐이 전표면적으로 증착 및 구조화됨으로써, 접속 구조물(9) 및 전극 바디(10)가 형성된다. 전극 바디상에 배치된 산소 확산 배리어(14)는 Rapid Thermal Processing(RTP)에 의해 질소 함유 분위기에서 제조될 수 있으며, 상기 제조에 의해 WN-층(14)이 전극 바디(10)의 노출 표면상에 자기 정렬 방식으로 형성된다.
도 8 내지 도 9: 제 4실시예에서는 콘택 호울을 제조한 후에 전표면적으로 예를 들어 폴리 실리콘 또는 텅스텐이 증착된다. 그 다음에 예를 들어 WN이 산소 배리어(14a)로서 증착된다. 상기 이중층(10, 14)이 구조화됨으로써 전극 바디(10)가 형성되는데, 상기 전극 바디의 상부면은 이미 산소 배리어(14a)로 커버링되어 있다. 나머지 노출 표면, 즉 전극 바디(10)의 측벽에서는 스페이서 기술에 의해 마찬가지로 WN으로 이루어진 배리어(14b)가 다음에 이어지는 상기 배리어 재료의 이방성 재에칭에 의한 전표면적인 증착에 의해) 형성된다.
상기 실시예에서 다른 방법들은 제 1실시예에서와 마찬가지로, 즉 백금 증착 또는 규산화 등으로 실시된다.
도 10 내지 도 11: 소위 'top-contact-셀의 메모리 커패시터도 상기 방법에 의해 제조될 수 있다. 도면에 도시된 상기 방식의 셀에서는, 전체 표면을 갖는 하부 커패시터 전극이 절연 재료상에, 예를 들어 LOCOS상에 배치된다. 관련 선택 트랜지스터에 대한 전기 콘택은 전체 커패시터를 제조한 후에 비로소 상기 회로의 제 1와이어링 평면에 의해 만들어진다. 메모리셀은 더 많은 면을 필요로 하지만, 더 간단하게 제조될 수 있다. 예를 들어 대부분의 경우에 산소 배리어를 제외시킬 수도 있다. 상기 커패시터 전극은 실리콘 함유 표면을 커버링하는 전극 바디에 의해서 정해지지 않고, 오히려 실리콘층내로 개구를 에칭함으로써 정해진다는 점에서, 상기 제조 방법은 전술한 기본적인 방법과 상이하다. 지금까지의 실시예에서와 동일한 도면 부호가 사용된, 도면에 도시된 커패시터는 예를 들어 하기와 같이 제조될 수 있다:
절연층(6')(이것은 특히 인접 셀을 절연하기 위해 이용되는 절연 영역일 수도 있다)상에는 비정질 또는 폴리 결정 실리콘층(8)이 증착된다. 상기 실리콘층(8)내로 하부에 배치된 절연층까지 하나의 개구가 에칭된다. 상기 개구는 제조될 전극의 가로 방향 치수를 정해주는데, 그 이유는 상기 개구 내부에서는 규화물이 형성될 수 없기 때문이다. 상기 개구는 또한 지금까지의 실시예에서 제조된 전극 바디와 동일한 기능을 갖는다. 다른 방법은 서문에 기술된 것과 동일하다 (백금 또는 백금류 금속의 증착, 규화물 형성, 상기 규화물의 선택적 제거 또는 커패시터의 완성). 상기 프로세스에 의해 실리콘층(8)의 개구내에 백금-섬(isle)이 형성된다.
본 발명에 따른 방법에 의해 백금류 금속으로 이루어진 커패시터 전극의 제조 방법이 개선되었다.
Claims (16)
- - 실리콘 함유 표면을 갖는 커패시터 전극용 캐리어를 제조하는 단계,- 형성될 커패시터 전극의 원래의 구조적 형태를 갖는 도전성 전극 바디(10)를 상기 실리콘 함유 표면상에 제조함으로써, 전극 바디(10)에 인접한 실리콘 함유 표면을 노출하는 단계,- 백금류 금속(11)으로 이루어진 층을 증착하는 단계,- 템퍼링 공정을 실시함으로써, 실리콘 함유 표면상에 배치된 백금류 금속층의 영역을 규산화하는 단계,- 상기 백금류 금속 질화물(11')을 제거하는 단계로 이루어진, 집적 반도체 회로내에 백금류 금속으로 이루어진 커패시터 전극을 제조하는 방법.
- 제 1항에 있어서, 상기 전극 바디(10)의 제조 방법에 의해 접속 구조물(9)을 캐리어내에 수용하기 위한 콘택 호울을 하부에 배치된 도전성 구조물(2)까지 에칭하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 캐리어의 제조 단계는 실리콘층(8)을 최상부층으로서 적층하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 3항에 있어서, 상기 실리콘층(8)상에 실리콘 산화물층을 보호층으로서 형성하는 것을 특징으로 하는 방법.
- 제 3항 또는 제 4항에 있어서, 상기 실리콘층(8) 아래에서 캐리어상에 에칭 정지층(7)을 적층하는 것을 특징으로 하는 방법.
- 제 1항 또는 제 3항에 있어서, 백금류 금속층(11)을 증착하기 전에 산소 확산을 막기 위한 배리어층(9, 10, 14)을 제조하는 것을 특징으로 하는 방법.
- 제 2항 또는 제 3항에 있어서, 콘택 호울을 제조한 후에 배리어층을 전표면적으로 증착하여, 상기 배리어층으로부터 접속 구조물(9) 및 전극 바디(10)가 형성되는 것을 특징으로 하는 방법.
- 제 2항 또는 제 3항에 있어서, 콘택 호울을 제조한 후에 도전층을 전표면적으로 적층하고 접속 구조물(9)에 대해 재에칭하며, 그 다음에 배리어층을 전표면적으로 적층하고 전극 바디(10)에 대해 구조화하는 것을 특징으로 하는 방법.
- 제 2항 또는 제 3항에 있어서, 콘택 호울을 제조한 후에 도전층을 전표면적으로 적층하여, 상기 도전층으로부터 접속 구조물(9) 및 전극 바디(10)가 형성되며, 그 다음에 템퍼링 프로세스에 의해 상기 전극 바디의 노출 표면상에 산소 배리어를 형성하는 것을 특징으로 하는 방법.
- 제 2항 또는 제 3항에 있어서, 스페이서 기술에 의해 상기 전극 바디(10)의 측벽에 산소 확산 배리어를 제조하는 것을 특징으로 하는 방법.
- - 절연층(6')을 갖는 캐리어를 제조하고, 상기 절연층(6')상에 실리콘층(8)을 적층하는 단계,- 형성될 커패시터 전극과 실제로 같은 가로 치수를 갖는 개구를 상기 실리콘층(8)내에 형성하는 단계,- 백금류 금속(11)으로 이루어진 층을 증착하는 단계,- 템퍼링 공정을 실시함으로써, 상기 실리콘층상에 배치된 백금류 금속층의 영역이 규산화되는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 단계 다음에 강유전체 또는 상유전체를 형성된 커패시터 전극상에 적층하고, 상기 전극상에 제 2커패시터 전극(13)을 적층하는 것을 특징으로 하는 방법.
- 제 11항에 있어서, 상기 단계 다음에 강유전체 또는 상유전체를 형성된 커패시터 전극상에 적층하고, 상기 전극상에 제 2커패시터 전극(13)을 적층하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 백금류 금속으로서 백금을 사용하는 것을 특징으로 하는 방법.
- 제 11항에 있어서, 백금류 금속으로서 백금을 사용하는 것을 특징으로 하는 방법.
- 메모리셀을 제조하기 위한 상기 방법의 적용.
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