KR19980065732A - 커패시터의 제조 방법 - Google Patents

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Abstract

본 발명은 커패시터의 제조 방법을 개시한다. 이는 반도체 기판 상에 콘택 홀을 형성하는 제 1 단계; 상기 콘택홀을 텅스텐(W)으로 메움으로써 플러그을 형성하는 제 2 단계; 상기 플러그의 표면에 내산화성 금속막을 형성하는 제 3 단계; 상기 플러그 상부에서 상기 플러그보다 크게 하부 전극을 형성하는 제 4 단계; 및 상기 하부 전극 상에 유전막과 상부 전극을 차례로 형성하는 제 5 단계로 이루어진다. 즉 플러그 상에 장벽층을 형성하는 공정을 생략하고 플러그의 구성 물질을 텅스텐으로 변경함으로써 장벽층으로 인한 문제점이 발생하지 않고, 또한 하부 전극을 단일막으로 형성함으로써 단차를 감소할 수 있다는 잇점이 있다.

Description

커패시터의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 유전율이 큰 물질을 사용하여 형성된 유전막을 구비하는 커패시터에서 장벽층으로 인한 문제점을 해결하기 위한 커패시터의 제조 방법에 관한 것이다.
디램(DRAM) 소자의 집적도가 증가할수록 커패시터가 차지하는 면적은 점점 감소하고 있으므로 제한된 면적 내에서 용량을 증가시키는 방법이 연구되고 있다.
이러한 방법에는 하부 전극을 3차원적인 구조로 형성하여 그 표면적을 증가시키는 방법과 유전율이 큰 물질을 사용하여 유전막을 형성하는 방법 등이 있는데, 본 발명은 특히 (BaSr)TiO3와 같이 유전율이 큰 물질을 사용하여 커패시터를 제조하는 방법을 기술한다.
도 1은 종래 기술에 의한 커패시터의 제조 방법을 설명하기 위해 나타낸 단면도이다.
도면 참조 번호 1은 반도체 기판을, 3은 층간 절연층을, 4는 콘택 홀을, 5는 플러그(Plug)를, 7은 장벽층(barrier layer)을, 9는 하부 전극을, 11은 유전막을, 13은 상부 전극을 각각 나타낸다.
트랜지스터(도시하지 않음)가 형성된 반도체 기판(1)상에 절연 물질을 증착한 후 상기 트랜지스터의 소오스 영역이 노출되도록 패터닝하여 콘택 홀(4) 및 층간 절연층(3)을 형성하는 공정과 상기 콘택 홀(4)이 형성된 반도체 기판(1)전면에 불순물이 도핑된 다결정 실리콘을 증착한 후 상기 층간 절연층(3)이 드러날때까지 화학기계적 연마(CMP)함으로써 상기 콘택홀(4)을 메우는 플러그(5)를 형성하는 공정을 진행한다.
이어서 상기 반도체 기판(1) 상에 고융점 금속 화합물과 도전 물질을 차례로 증착한 후 상기 플러그(5) 상부에서 상기 플러그(5)보다 크게 남겨지도록 패터닝함으로써 하부 전극(9)/장벽층(7)을 형성하는 공정, 상기 하부 전극(9) 상에 강유전 물질을 증착하여 유전막(11)을 형성하는 공정 그리고 상기 유전막(11) 상에 상부 전극(13)을 형성하는 공정을 차례로 진행한다.
상기 하부 전극(9)은 내열성 금속인 백금(Pt)을 사용하여 형성하고, 상기 장벽층(7)은 TiN을 사용하여 형성하고, 상기 유전막(11)은 유전율이 큰 물질, 예컨채 (BaSr)TiO3,Pb(Zr,Ti)O3, SrBi2Ta2O9, SrBi2TaNbO9,Bi4Ti3O12등 중에서 어느 하나를 사용하여 형성한다.
상기 장벽층(7)은 상기 하부 전극(9)과 플러그(5)의 반응을 방지하기 위한 것인데, 상기 유전막(11) 형성 공정시 상기 장벽층(7)의 구성 물질인 TiN이 산화되어 상기 하부 전극(9)과 장벽층(7) 계면에서 리프팅(lifting)이 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 상기의 문제점을 해결하기 위한 커패시터의 제조 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 커패시터의 제조 방법을 설명하기 위해 나타낸 단면도이다.
도 2a 내지 도 2b는 본 발명에 의한 커패시터의 제조 방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 콘택 홀을 형성하는 제 1 단계; 상기 콘택홀을 텅스텐(W)으로 메움으로써 플러그을 형성하는 제 2 단계; 상기 플러그의 표면에 내산화성 금속막을 형성하는 제 3 단계; 상기 플러그 상부에서 상기 플러그보다 크게 하부 전극을 형성하는 제 4 단계; 및 상기 하부 전극 상에 유전막과 상부 전극을 차례로 형성하는 제 5 단계를 구비하는 것을 특징으로 하는 커패시터의 제조 방법을 제공한다.
상기 내산화성 금속막은 상기 반도체 기판 상에 질소(N)를 포함하는 가스, B2H6및 SiH4중 어느 하나를 사용하여 플라즈마 처리함으로써 그 구성 물질이 텅스텐과 질소의 화합물(WXNY), 텅스텐 붕소 질소의 화합물(WXNYBZ) 및 텅스텐 규소 질소의 화합물(WXSiYBZ) 중 어느 하나인 것이 바람직하다.
상기 제 1 단계 후 상기 콘택 홀 표면에 밀착층을 형성하는 단계를 추가하는 것이 바람직하다.
또한 상기 제 2 단계는 상기 콘택홀이 형성된 반도체 기판 전면에 텅스텐(W)을 증착하여 물질층을 형성하는 단계; 및 상기 물질층을 화학기계적 연마(CMP)하는 단계로 이루어지는 것이 바람직하다.
따라서 본 발명에 의한 커패시터의 제조 방법은, 플러그 상에 장벽층을 형성하는 공정을 생략하고 플러그의 구성 물질을 텅스텐으로 변경함으로써 장벽층으로 인한 문제점이 발생하지 않고, 또한 하부 전극을 단일막으로 형성함으로써 단차를 감소할 수 있다는 잇점이 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2b는 본 발명에 의한 커패시터의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 21은 반도체 기판을, 23은 층간 절연층을, 24는 콘택 홀을, 25는 밀착층(Glue Layer)를, 27은 플러그(Plug)를, 29는 내산화성 금속막을, 31은 하부 전극을, 33은 유전막을 그리고 35는 상부 전극을 각각 나타낸다.
도 2a를 참조하면, 트랜지스터(도시하지 않음)가 형성된 반도체 기판(21)상에 절연 물질을 증착한 후 상기 트랜지스터의 소오스 영역이 노출되도록 패터닝하여 콘택 홀(24) 및 층간 절연층(23)을 형성하는 공정, 상기 콘택 홀(24) 표면에 밀착층(25)을 형성하는 공정, 상기 반도체 기판(21) 전면에 텅스텐(W)을 증착한 후 상기 층간 절연층(23)이 드러날때까지 화학기계적 연마(CMP)함으로써 상기 콘택홀(24)을 메우는 플러그(25)/밀착층(25)을 형성하는 공정을 차례로 진행한다.
상기 밀착층(25)은 상기 플러그(25)의 구성 물질인 텅스텐이 상기 콘택 홀(24) 측벽에 대한 밀착도를 향상시키기 위한 것으로 티타늄(Ti) 또는 티타늄 질화물(TiN)을 사용하여 형성한다.
이어서 상기 반도체 기판(21) 상에 NH3와 N2등과 같이 질소(N)를 포함하는 가스, B2H6및 SiH4중 어느 하나를 사용하여 플라즈마 처리한다.
도 2b를 참조하면, 상기 플라즈마 처리 결과 상기 밀착층(25)과 플러그(27)의 표면에 내산화성 금속막(29)이 형성되고, 상기 내산화성 금속막(29)이 형성된 반도체 기판(21) 상에 도전 물질을 증착한 후 상기 플러그(27) 상부에서 상기 플러그(27)보다 크게 남겨지도록 패터닝함으로써 하부 전극(31)을 형성하는 공정, 상기 하부 전극(31) 상에 유전율이 큰 물질을 증착하여 유전막(33)을 형성하는 공정 그리고 상기 유전막(33) 상에 상부 전극(35)을 형성하는 공정을 차례로 진행한다.
상기 내산화성 금속막(29)은 그 구성 물질이 텅스텐과 질소 화합물(WXNY), 텅스텐 붕소 질소의 화합물(WXNYBZ) 및 텅스텐 규소 질소의 화합물(WXSiYBZ) 중 어느 하나이다.
상기 하부 전극(31)은 내열성 금속인 백금(Pt)을 사용하여 형성하고 상기 유전막(33)은 (BaSr)TiO3,Pb(Zr,Ti)O3, SrBi2Ta2O9, SrBi2TaNbO9,Bi4Ti3O12등중에서 어느 하나를 사용하여 형성한다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 커패시터의 제조 방법은, 플러그 상에 장벽층을 형성하는 공정을 생략하고 플러그의 구성 물질을 텅스텐으로 변경함으로써 장벽층으로 인한 문제점이 발생하지 않고, 또한 하부 전극을 단일막으로 형성함으로써 단차를 감소할 수 있다는 잇점이 있다.

Claims (5)

  1. 반도체 기판 상에 콘택 홀을 형성하는 제 1 단계; 상기 콘택홀을 텅스텐(W)으로 메움으로써 플러그을 형성하는 제 2 단계; 상기 플러그의 표면에 내산화성 금속막을 형성하는 제 3 단계; 상기 플러그 상부에서 상기 플러그보다 크게 하부 전극을 형성하는 제 4 단계; 및 상기 하부 전극 상에 유전막과 상부 전극을 차례로 형성하는 제 5 단계를 구비하는 것을 특징으로 하는 커패시터의 제조 방법.
  2. 제 1 항에 있어서, 상기 내산화성 금속막은 상기 반도체 기판 상에 질소(N)를 포함하는 가스를 사용하여 플라즈마 처리함으로써 그 구성 물질이 텅스텐과 질소의 화합물(WXNY)인 것을 특징으로 하는 커패시터의 제조 방법.
  3. 제 1 항에 있어서, 상기 내산화성 금속막은 상기 반도체 기판 상에 B2H6및 SiH4중 어느 하나를 사용하여 플라즈마 처리함으로써 그 구성 물질이 텅스텐 붕소 질소의 화합물(WXNYBZ) 및 텅스텐 규소 질소의 화합물(WXSiYBZ) 중 어느 하나인 것을 특징으로 하는 커패시터의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 1 단계 후 상기 콘택 홀 표면에 밀착층을 형성하는 단계를 추가하는 것을 특징으로 하는 커패시터의 제조 방법,
  5. 제 1 항에 있어서, 상기 제 2 단계는 상기 콘택홀이 형성된 반도체 기판 전면에 텅스텐(W)을 증착하여 물질층을 형성하는 단계; 및 상기 물질층을 화학기계적 연마(CMP)하는 단계로 이루어지는 것을 특징으로 하는 커패시터의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100343287B1 (ko) * 1999-09-21 2002-07-15 윤종용 고집적 강유전체 메모리 소자의 형성 방법
KR100449949B1 (ko) * 2002-04-26 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 소자의 캐패시터 제조방법
KR100546938B1 (ko) * 1999-06-28 2006-01-26 주식회사 하이닉스반도체 캐패시터의 하부전극 형성 방법

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