KR100226772B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로 특히 256MB 디램(DRAM)급 이상의 커패시터 고유전막 형성에 적당한 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
상기와 같은 반도체 메모리 장치는 반도체 기판; 상기 반도체 기판상에 노드 콘택홀을 갖고 형성된 절연층; 상기 노드 콘택홀내에 차례로 형성된 제 1 도전층, 제 2 도전층 및 확산방지막; 상기 확산방지막과 상기 확산방지막에 인접한 상기 절연층상에 상기 확산방지막의 상층부를 감싸면서 형성된 하층전극; 상기 하층전극 전면에 형성된 고유전막; 그리고, 상기 고유전막상에 형성된 상층전극을 포함하여 구성된다.

Description

반도체 메모리 장치 및 그 제조방법
본 발명은 반도체 메모리 장치에 관한 것으로 특히 256MB 디램(DRAM)급 이상의 커패시터 고유전막 형성에 적당한 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치의 커패시터는 소자의 집적도가 증가함에 따라 그 면적이 작아지면서 이로 인한 커패시턴스(capacitance)의 감소를 보상하기 위해 점차로 유전막의 두께를 줄여왔다. 그러나 유전막의 두께 감소에 따라 터널링(tunneling)에 의한 누설전류(leakage current)가 증가하게 되고 이러한 누설전류와 유전막의 두께 때문에 점차로 신뢰성이 저하되는 문제가 발생되고 있다.
이러한 유전막의 극박화를 피하는 방법으로 저장전극(storage node)에 매우 복잡한 표면굴곡을 형성하여 커패시터의 유효면적을 증가시키는 방법이 널리 사용되고 있다. 그리고 이와 함께 커패시터의 유전막으로 유전율(dielectric constant)이 높은 질화막/산화막의 적층구조나 산화막/질화막/산화막의 적층구조를 사용하여 박막화 추세에 맞추었으나 이러한 방법은 심한 단차(step coverage)를 주어 사진묘화 공정을 어렵게 하고, 공정단가가 상승하는 등의 문제로 인해 256MB 디램(DRAM)급 이상의 고집적 소자에서는 사용하기 어려울 것으로 예측하고 있다. 그에 따라 커패시터의 커패시턴스를 획기적으로 향상시키면서 표면 굴곡을 줄이는 방법으로 고유전율(high dielectric constant)을 갖는 물질을 커패시터의 유전막으로 사용하는 방법이 제시되었으며 이에 대하여 많은 연구가 진행되고 있다.
커패시터용 고유전율 물질로 가장 많이 연구된 물질은 Ta2O5이며, 이 물질은 박막화, 특성개선 및 집적화 등에 많은 성과가 있었으나 실질적인 유전율은 그리 높지 않아 향후 점차 고집적화되어가는 추세를 고려할 때 그 사용범위가 넓지 않을 것으로 예측되어 최근들어 페로브스카이트(perovskite)형 산화물에 대한 관심이 높아지고 있으며 특히, 반도체 장치에 사용될 유전막으로써 집중적인 연구의 대상이 되고 있다.
이러한 물질로는 PZT[(Pb(Zr, Ti)O3], PLZT[(Pb, La)(Zr, Ti)O3], BST[(Ba, Sr)TiO3], BaTiO3, SrTiO3등이 있다. 그러나 이러한 물질은 실리콘 또는 폴리실리콘 등과 쉽게 반응하며 이들 물질의 커패시터 유전막 형성과정에서 강한 산화성 분위기에 표면이 노출되면서 그에 따른 스토리지 노드의 산화 등으로 인해 전극의 재료 및 구조 등 실질적인 집적공정을 진행하면서 발생하는 문제점을 해결하기 위해 많은 연구가 진행되고 있다.
이와 같은 종래의 고유전막을 이용한 반도체 메모리 장치 및 그 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래 반도체 메모리 장치의 단면구조도로써 소오스(또는 드레인)영역(도시하지 않음)이 형성된 반도체 기판(1)상에 노드 콘택홀(3)이 형성된 절연층(2)과 상기 노드 콘택홀(3)에 형성된 폴리실리콘 플러그(4)와 상기 텅스텐 플러그(4) 상층에 형성되고 절연층(3)에 부분적으로 형성된 베리어 메탈(barrier metal)(5)과 상기 베리어 메탈(5)상에 형성된 하층전극(6)과 상기 하층전극(6) 및 베리어 메탈(5)을 둘러싸도록 형성되고 절연층(3)에 부분적으로 형성된 유전체층(7)과 상기 유전체층(7)상에 형성된 상층전극(8)으로 구성된다.
상기와 같은 종래 반도체 메모리 장치의 제조방법을 이하에서 설명하면 다음과 같다.
도 2a 내지 도 2d는 종래 반도체 메모리 장치의 제조공정을 보여주는 단면도들이다.
먼저 도 2a에 나타낸 바와 같이 소오스(또는 드레인)영역(도시하지 않음)이 형성된 반도체 기판(1)상에 게이트 전극(도시하지 않음)을 포함하는 절연층(2)을 형성하고 상기 절연층(2)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 소오스(또는 드레인)영역과 통하는 노드 콘택홀(3)을 형성한다.
도 2b에 나타낸 바와 같이 상기 노드 콘택홀(3)내에 선택적으로 폴리실리콘 플러그(plug)(4)를 형성한다.
도 2c에 나타낸 바와 같이 상기 절연층(2) 및 폴리실리콘 플러그(4) 전면에 베리어 메탈(5)및 하층전극(6)을 형성하고 선택적으로 패터닝 하여 스토리지 노드(storage node)로 사용할 만큼만 남긴다. 이때 베리어 메탈(5)로는 도전성 물질로써 탄탈(Tantalium)(Ta) 또는 티타늄 나이트라이드(Titanium Nitride)(TiN)중 어느 하나를 사용하여 형성한다. 그 이유는 고유전막을 폴리실리콘층위에 곧바로 형성할 경우 그 계면에서 실리콘 산화막이 발생하기 때문이다. 또한, 베리어 메탈은 스토리지 노드로 사용하는 하층전극으로 실리콘이 확산하는 것을 방지하는 기능을 한다. 실리콘 확산은 하층전극의 고유저항을 증가시키고 하층전극의 상층부에 얇은 산화막을 형성시켜 고유전막의 특성을 감소시킬수 있어 그러한 것들을 방지하기 위해 하층전극(6)과 폴리실리콘 플러그(4) 사이에 베리어 메탈(5)을 형성하는 것이다.
그리고, 하층전극(6)으로는 백금(Pt)전극을 사용하는데 백금전극은 누설전류의 발생을 가장 억제하는 물질로 알려져 있기 때문이다.
도 2d에 나타낸 바와 같이 상기 하층전극(6) 및 베리어 메탈(5) 표면에 고유전막(7)을 형성하고 상기 고유전막(7) 전면에 상층전극(8)을 형성하여 종래 반도체 메모리 장치인 커패시터를 완성한다.
이때, 고유전막(7)으로는 PZT[Pb(Zr, Ti)O3] 또는 BST[(Ba, Sr)TiO3]와 같은 고유전율을 갖고 있는 물질을 사용하여 형성하였다.
이상에서와 같은 종래 반도체 메모리 장치에 있어서는 유전율이 2000정도인 BST 등의 고유전막을 누설전류의 발생이 적은 백금전극과 동시에 사용하여 256MB급 이상의 디램 반도체 메모리 장치에 있어서 좋은 특성을 나타내었다.
종래 반도체 메모리 장치에 있어서는 하층전극과 폴리실리콘 플러그 사이의 베리어 메탈이 실리콘의 확산을 방지하였으나 베리어 메탈의 측면이 고유전막과 접촉하여 그 접촉면(A)이 누설전류의 패드(path) 역할을 하여 실질적으로 256MB급 이상의 디램 메모리 장치의 신뢰도를 저하시키는 문제점이 발생하였다.
본 발명은 상기와 같은 종래 반도체 메모리 장치의 문제점을 해결하기 위한 것으로 불순물 이온의 확산을 방지하는 베리어 메탈이 고유전막과 접촉하는 것을 방지하여 고유전막의 특성을 향상시킨 반도체 메모리 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래 반도체 메모리 장치의 단면구조도
제2a도 내지 제2d도는 종래 반도체 메모리 장치의 제조공정을 보여주는 단면도들
제3도는 본 발명 반도체 메모리 장치의 단면구조도
제4a도 내지 제4e도는 본 발명 반도체 메모리 장치의 제조공정을 보여주는 단면도들
도면의 주요부분에 대한 부호의 설명
10, 20 : 반도체 기판 11, 21 : 절연층
12, 22 : 노드 콘택홀 13, 23 : 폴리실리콘 플러그
14, 24 : 텅스텐 플러그 15, 26 : TiW층
16, 27 : 하층전극 17, 28 : 고유전막
18, 29 : 상층전극 25 : Ti층
본 발명의 반도체 메모리 장치는 반도체 기판; 상기 반도체 기판상에 노드 콘택홀을 갖고 형성된 절연층; 상기 노드 콘택홀내에 차례로 형성된 제 1 도전층, 제 2 도전층 및 확산방지막; 상기 확산방지막과 확산방지막에 인접한 상기 절연층상에 상기 확산방지막의 상층부를 감싸면서 형성된 하층전극; 상기 하층전극 전면에 형성된 고유전막; 상기 고유전막상에 형성된 상층전극을 포함하여 구성되고 상기와 같은 반도체 메모리 장치의 제조방법은 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층을 선택적으로 패터닝하여 노드 콘택홀을 형성하는 단계; 상기 노드 콘택홀내에 제 1 도전층을 형성하는 단계; 상기 노드 콘택홀내의 상기 제 1 도전층상에 제 2 도전층을 형성하는 단계; 상기 제 2 도전층상에 확산방지막을 형성하는 단계; 상기 확산방지막과 상기 확산방지막에 인접한 상기 절연층상에 상기 확산방지막의 상층부를 감싸는 하층전극을 형성하는 단계; 상기 하층전극 표면에 고유전막을 형성하는 단계; 그리고, 상기 고유전막 전면에 상층전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
이와 같은 본 발명의 반도체 메모리 장치 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명 반도체 메모리 장치의 단면구조도로써, 소오스(또는 드레인)영역(도시하지 않음)이 형성된 반도체 기판(10)상에 소오스(또는 드레인)영역이 드러나는 노드 콘택홀(12)을 갖는 절연층(11)이 형성되고 상기 노드 콘택홀(12)내에 제 1 도전층인 폴리실리콘 플러그(13)가 형성된다.
이때 폴리실리콘 플러그(13)는 노드 콘택홀(12)내에 소오스(또는 드레인) 영역(도시하지 않음)과 접촉하도록 형성된다. 그리고 상기 폴리실리콘 플러그(13) 상층으로 제 2 도전층인 텅스텐 플러그(14)가 형성된다.
이때, 텅스텐 플러그(14) 역시 노드 콘택홀(12)내에 형성된다.
그다음 상기 노드 콘택홀(12) 내의 텅스텐 플러그(14)상층으로 확산방지막인 TiW(15)이 형성된다. 이때, TiW층(15)은 폴리실리콘 플러그(13)의 실리콘이 확산되는 것을 방지하는 베리어 메탈의 역할을 한다.
그리고, TiW층(15)은 부분적으로 노드 콘택홀(12)내에 형성되며 또한 부분적으로 노드 콘택홀(12)에서 돌출된 형상으로 형성된다. 그다음, 상기 TiW층(15)을 포함한 절연층(11)상에 스토리지 노드로 사용하는 하층전극(16)이 선택적으로 형성되고 상기 하층전극(16) 표면에 고유전막(17)이 형성된다. 이때, 하층전극(16)은 누설전류의 발생이 최소인 것으로 알려진 백금(Pt)을 사용한다.
그리고, 고유전막(17)으로는 PZT[(Pb(Zr, Ti)O3], PLZT[(Pb, La)(Zr, Ti)O3], BST[(Ba, Sr)TiO3], BaTiO3, SrTiO3중 어느 하나를 사용한다.
그다음 상기 고유전막(17) 전면에 형성되는 플레이트 노드인 상층전극(18)을 포함하여 구성된다.
이하에서, 첨부된 도면을 참조하여 본 발명 반도체 메모리 장치의 제조방법을 설명하면 다음과 같다.
도 4a 내지 도 4f는 본 발명 반도체 메모리 장치의 제조공정을 보여주는 단면도들이다.
먼저, 도 4a에 나타낸 바와 같이 소오스(또는 드레인)영역(도시하지 않음)이 형성된 반도체 기판(20)상에 게이트 전극(도시하지 않음)을 포함하는 절연층(21)을 형성하고, 상기 절연층(21)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 소오스(또는 드레인 영역)이 노출되는 노드 콘택홀(22)을 형성한다.
도 4b에 나타낸 바와 같이, 상기 노드 콘택홀(22)내에 제 1 도전층인 폴리실리콘 플러그(23)을 형성한다. 이때 상기 폴리실리콘 플러그(23)는 노드 콘택홀(22)을 완전히 채우도록 형성한다.
도 4c에 나타낸 바와 같이, 상기 폴리실리콘 플러그(23)를 WF6가스에 노출시킨다. 그러면, 2WF6+ 3Si → 2W + 3SiF4↑의 화학식에 의해 폴리실리콘 플러그(23) 상층면이 부분적으로 치환되어 제 2 도전층인 텅스텐(W) 플러그(24)로 형성된다. 이때, WF6가스에 의한 텅스텐 플러그 형성방법이 아닌 선택적인 텅스텐 플러그 증착법을 사용할수도 있다. 즉, 폴리실리콘 플러그(23)를 노드 콘택홀(22)내에 일정 높이까지 형성한 다음 텅스텐(W)을 선택적으로 매립하여 텅스텐 플러그(24)로 형성하는 것이다.
도 4d에 나타낸 바와 같이 상기 텅스텐 플러그(24)를 포함한 절연층(21) 전면에 제 3 도전층인 Ti층(25)을 증착한후 열처리(anneal)하면 제 3 도전층인 Ti층(25)과 제 2 도전층인 텅스텐 플러그(24) 사이에 확산방지막인 Tiw층(26)이 형성된다.
이때, TiW층(26)은 폴리실리콘 플러그(23)의 실리콘이 확산되는 것을 방지하는 베리어 메탈의 역할을 한다.
도 4e에 나타낸 바와 같이 상기 TiW층(26)을 제외한 TiW(26)으로 형성되지 않은 Ti층(25)을 제거한다. 이때 Ti층 제거용액으로는 NH4OH : H2O2: H2O 용액을 사용한다. 또한 확산방지막인 TiW층(26)은 부분적으로 노드 콘택홀(22)내에도 형성되고 노드 콘택홀(22)에서 부분적으로 돌출된 형상으로 형성된다.
도 4f에 나타낸 바와 같이 상기 TiW층(26)을 포함한 절연층(21) 전면에 하층전극(27)을 형성하고 스토리지 노드 영역으로 사용할만큼만 패터닝(포토리소그래피 공정 + 식각공정) 한다. 그다음 상기 하층전극(27) 표면에 고유전막(28)을 형성한다.
이때, 하층전극(27)으로는 누설전류의 발생이 최소인 것으로 알려진 백금(Pt)을 사용하여 형성한다. 그리고 고유전막(28)으로는 PZT[(Pb(Zr, Ti)O3], PLZT[(Pb, La)(Zr, Ti)O3], BST[(Ba, Sr)TiO3], BaTiO3, SrTiO3중 어느 하나를 사용하여 형성한다.
그다음 상층전극(29)을 고유전막(28) 전면에 형성한 다음 선택적으로 패터닝하여 플레이트 노드로 사용할 만큼만 남겨 본 발명 반도체 메모리 장치인 커패시터를 완성한다.
본 발명의 반도체 메모리 장치는 하층전극으로 폴리실리콘 플러그의 실리콘이 확산되는 것을 방지시켜 주기 위한 베리어 메탈인 TiW층을 부분적으로 노드 콘택홀내에 형성하고 또한 그 상층부는 하층전극이 완전히 감싸도록 하여 폴리실리콘과 하층전극을 완전히 격리시킴은 물론 TiW층이 고유전막과 접촉하는 것을 방지하여 누설전류의 발생을 억제하므로 고유전막을 이용한 256KB급 이상의 디램 반도체 메모리 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (11)

  1. 반도체 기판과, 콘택홀을 갖고 상기 반도체 기판상에 형성되는 절연층과, 상기 콘택홀내 소정높이까지 차례로 형성된 제 1 도전층과 제 2 도전층, 상기 제 2 도전층상에 형성되고 상기 콘택홀과 동일한 폭으로 상기 콘택홀로부터 외부로 돌출되는 확산방지막과, 상기 확산방지막의 상부 및 양측을 덮도록 형성된 하층전극과, 상기 하층전극상에 형성된 고유전막과 그리고 상기 고유전막상에 형성된 상층전극을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 도전층은 폴리실리콘으로 형성되고, 상기 제 2 도전층은 텅스텐(W)으로 형성되며, 상기 확산방지막은 TiW로 형성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 하층전극은 백금으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 고유전막은 PZT, PLZT, BST, BaTiO3와 SrTiO3중 어느 하나로 형성됨을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층을 패터닝하여 노드 콘택홀을 형성하는 단계와, 상기 노드 콘택홀내에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층상에 제 2 도전층을 형성하는 단계와, 상기 제 2 도전층상에 제 3 도전층을 형성한 후, 열처리하여 상기 제 2 도전층과 상기 제 3 도전층 사이에서 그 상부가 상기 콘택홀로부터 돌출되는 확산방지막을 형성하는 단계와, 상기 확산방지막과 그 양측면을 감싸는 하층전극을 형성하는 단계와, 상기 하층전극 표면에 고유전막을 형성하는 단계와, 상기 고유전막상에 상층전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  6. 제 5 항에 있어서, 상기 제 1 도전층은 폴리실리콘으로 형성하고, 제 2 도전층은 텅스텐(W)을 사용하여 형성하며, 확산방지막은 TiW를 사용하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  7. 제 5 항에 있어서, 제 2 도전층인 텅스텐(W)의 형성방법은 노드 콘택홀에 완전히 채운 폴리실리콘과 WF6가스와의 반응을 이용하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  8. 제 5 항에 있어서, 제 2 도전층인 텅스텐(W)의 형성방법은 노드 콘택홀내에 폴리실리콘층을 일정깊이로 형성한 다음 선택적으로 텅스텐을 매립하여 형성하는 것임을 특징으로 하는 반도체 메모리 장치의 제조방법.
  9. 제 5 항에 있어서, 상기 제 2 도전층상에 확산방지막을 형성하는 방법은 상기 제 2 도전층 전면에 Ti층을 형성한 후 열처리하여 제 2 도전층과 Ti층의 계면에 확산방지막을 형성한 후, 확산방지막으로 형성되지 않은 Ti층은 제거하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  10. 제 5 항에 있어서, 상기 확산방지막으로 형성되지 않은 Ti층을 제거하는 방법은 NH4OH : H2O2: H2O 용액을 사용하여 제거하는 것임을 특징으로 하는 반도체 메모리 장치의 제조방법.
  11. 제 5 항에 있어서, 상기 고유전막은 PZT, PLZT, BST, BaTiO3와 SrTiO3중 어느 하나로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
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