KR19980049912A - 강유전체 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 커패시터 제조방법에 관한 것으로, 특히 폴리 실리콘을 사용하지 않고 트랜지스터와 커패시터간을 접속하는 강유전체 커패시터 제조방법에 관한 것이다.
이를 위한 본 발명의 강유전체 제조방법은 기판에 소오스/드레인 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 공정과, 상기 트랜지스터를 갖는 기판 전면에 절연층을 형성하는 공정과, 상기 소오스 영역이 노출되도록 상기 절연층을 식각하여 콘택홀을형성하는 공정과, 상기 콘택홀내의 바닥에 질화 금속층을 형성하는 공정과, 상기 콘택홀내의 질화 금속층상에 금속 플러그를 형성하는 공정과, 상기 금속 플러그에 전기적으로 연결되도록 절연층상에 커패시터 하부전극을 형성하는 공정과, 상기 하부전극상에 강유전체 및 상부전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 커패시터 제조방법에 관한 것으로, 특히 폴리 실리콘을 사용하지 않고 트랜지스터와 커패시터간을 접속하는 강유전체 커패시터 제조방법에 관한 것이다.
일반적으로 반도체 장치의 커패시터는 소자의 집적도가 증가함에 따라 그 면적이 작아지면서 이로인한 커패시터 용량의 감소를 보상하기 위해 점차적으로 유전체막의 두께를 줄여왔다.
그러나 유전체막의 두께가 감소함에 따라 터널리(Tunneling)에 의한 누설전류가 증가하게 되고, 이러한 누설전류와 유전체막의 얇아진 두께 때문에 신뢰성이 저하되는 문제점이 발생하였다.
이러한 문제점을 피하기 위하여 매우 복잡한 표면굴곡을 형성하여 커패시터의 유효면적을 증가시키는 방법을 선택하여 사용하였지만 이 방법 역시 표면에 심한 단차를 주어 포토리소그래피(photolithography)공정을 어렵게 하고, 공정단가를 높이기 때문에 고집적 소자에서는 사용하기가 어려웠다.
그러므로 커패시터의 용량을 획기적으로 향상시키면서 표면굴곡을 줄이기 위한 많은 연구가 진행되어 왔다.
그 중에서 고유전율 물질을 커패시터의 유전체막으로 사용하는 방법이 제시되었다.
이러한 고유전체막을 사용한 커패시터는 여러가지 많은 성과가 있었으나 실질적인 유전율이 높지않아 앞으로 점차적으로 고집적화 되어 가는 추세를 고려할때 그 사용범위가 넓지 않을 것으로 보고 있다.
최근들어, 페로브스카이트(perovskite)형이라 불리는 결정구조를 갖는 강유전체에 대한 관심이 높아지면서 반도체 장치에 사용될 유전체로서 집중적인 연구의 대상이 되고 있다.
강유전체란 퀴리온도 이하에서 자발분극을 나타내는 재료로서, 전계를 가하지 않더라도 자발적으로 분극이 발생하는 재료이다.
강유전체로는 PZT(Pb(Zr,Ti)O3), PLZT(Pb,La)(Zr,Ti)O3), BST((Ba,Sr)TiO3), BaTiO3, SrTiO3등이 있다.
그러한 이러한 강유전체는 기판인 실리콘 및 실리사이드 등과 쉽게 반응하며, 박막 형성 과정중 강한 산화성 분위기에서 강유전체의 표면이 노출되어 전극이 산화되는 등 많은 문제점이 발생하였다.
이러한 문제점들을 해결하기 위하여 전극의 재료 및 구조에 대한 연구가 계속 진행되고 있다.
강유전제로 커패시터를 만드는데 있어서는 전극으로 사용될 물질이 강유전체와 반응성이 좋지않는 물질이 사용되어야만 한다.
그 이유는 강유전체는 산화물이므로 쉽게 산화되지 않는 도전재료를 전극으로 사용하여야 한다.
그러한 전극으로 주로 사용되는 물질이 백금(platinum)이다.
그러므로 기존의 전극 재료인 Al 대신에 산화가 잘 되지 않는 Pt을 이용한 커패시터를 고안하였다.
이하, 첨부된 도면을 참조하여 종래의 강유전체 커패시터 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 강유전체 커패시터 제조방법을 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(1)상에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(2)을 형성한 후, 상기 활성영역상에 게이트 전극(3)을 형성한다. 이때, 게이트 전극(3) 하부에는 게이트 절연막을 형성한다.
그리고 상기 게이트 전극(3)을 마스크로 이용하여 게이트 전극(3) 양측의 기판(1)에 저농도 불순물 이온주입하고, 상기 게이트 전극(3) 측면에 게이트 절연을 위한 제 1 절연층 측벽(4)을 형성한 다음 상기 제 1 절연층 측벽(4)을 마스크로 하여 고농도 불순물 이온을 주입하여 소오스/드레인 영역을 형성한다.
이어, 도 1b에 도시한 바와같이 게이트 전극(3)을 포함한 기판(1) 전면에 평탄화용 제 2 절연층(5)을 형성하고, 소오스 영역상의 제 2 절연층(5)을 기판(11)표면이 소정부분 노출되도록 선택적으로 식각하여 콘택홀(6)을 형성한다.
이어서, 도 1c에 도시한 콘택홀(6)을 포함한 전면에 폴리 실리콘층(7)을 증착한 후, 에치백 공정을 이용하여 상기 콘택홀(6)내에만 폴리 실리콘층(7)을 형성한다.
이어, 도 1d에 도시한 바와같이 콘택홀(6)내에만 형성된 폴리 실리콘층(7)상에 커패시터가 형성될 부분을 정의하여 하부전극(8)을 형성한 후, 상기 하부전극(8)상에 강유전체(9) 및 상부전극(10)을 형성하여 강유전체 커패시터를 완성한다.
그러한 상기와 같은 종래의 강유전체 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
플러그로 폴리 실리콘층을 사용하기 때문에 강유전체 커패시터 형성시 폴리 실리콘층과 하부전극 사이에 베리어(barrier)층을 형성하여야 한다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 폴리 실리콘층을 사용하지 않고 트랜지스터와 커패시터를 연결하는 강유전체 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 강유전체 커패시터 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 강유전체 커패시터 제조방법을 나타낸 공정단면도
* 도면의 주요 부분에 대한 부호의 설명
20 : 기판, 21 : 필드 산화막, 22 : 게이트 전극, 23 : 제 1 절연층 측벽, 24 : 제 2 절연층, 25 : 콘택홀, 26 : 질화 텅스텐, 27 : 텅스텐, 28 : 하부전극, 29 : 강유전체, 30 : 상부전극
상기와 같은 목적을 달성하기 위한 본 발명의 강유전체 커패시터 제조방법은 기판에 소오스/드레인 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 공정과, 상기 트랜지스터를 갖는 기판 전면에 절연층을 형성하는 공정과, 상기 소오스 영역이 노출되도록 상기 절연층을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀내의 바닥에 질화 금속층을 형성하는 공정과, 상기 콘택홀내의 질화 금속층상에 금속 플러그를 형성하는 공정과, 상기 금속 플러그를 전기적으로 연결되도록 절연층상에 커패시터 하부전극을 형성하는 공정과, 상기 하부전극상에 강유전체 및 상부전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 강유전체 커패시터 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 강유전체 커패시터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와같이 반도체 기판(20)상에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(21)을 형성하고, 상기 활성영역상에 게이트 전극(22)을 형성한다. 이때, 상기 게이트 전극(22) 하부에는 게이트 절연막을 형성한다.
그리고 상기 게이트 전극(22)을 마스크로 이용하여 게이트 전극(22) 양측의 기판(20)에 저농도 불순물 이온주입하고, 상기 게이트 전극(22) 양측면에 게이트 절연을 위한 제 1 절연층 측벽(23)을 형성한 다음 상기 제 1 절연층 측벽(23)을 마스크로 이용하여 고농도 불순물 이온을 주입하여 소오스/드레인 영역을 형성한다.
이어, 도 2b에 도시한 바와같이 게이트 전극(22)를 포함한 전면에 평탄화용 제 2 절연층(24)을 형성하고, 상기 소오스 영역 상측의 제 2 절연층(24)을 기판(20)의 표면이 소정부분 노출되도록 선택적으로 식각하여 콘택홀(25)을 형성한다.
이러서, 도 2c에 도시한 바와같이 에치백 공정을 이용하여 상기 콘택홀(25)내에 질화 텅스텐(26)을 형성한 후, 상기 콘택홀(25)을 포함한 전면에 텅스텐(27)을 증착한 후, 에치백 공정을 이용하여 상기 콘택홀(25)내에만 텅스텐(27)을 형성한다. 이때, 상기 질화 텅스텐(26) 및 텅스텐(27)는 인-시튜(in-situ) 장비를 이용하여 형성한다.
이어, 도 2d에 도시된 바와같이 콘택홀(25)내에만 형성된 텅스텐(27)상에 커패시터가 형성될 영역을 정의하여 하부전극(28)을 형성한 후, 상기 하부전극(28)상에 강유전체(29) 및 상부전극(30)을 형성하여 강유전체 커패시터를 완성한다.
이때, 상기 하부전극(28)은 Pt 또는 Ru, RuOx를 사용하고, 강유전체(29)는(Ba,Sr)TiO3또는 Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3를 사용하며, 상기 상부전극(30)은 Pt 또는 RU, RuPx를 사용한다.
이상에서 설명한 바와같이 본 발명의 강유전체 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
트랜지스트와 커패시터간의 배선을 텅스텐으로 하므로 텅스텐과 하부전극 사이에 베리어층을 형성하지 않아도 하부전극을 형성할 수 있고, 인-시튜 장비를 이용하여 질화 텅스텐과 텅스텐을 형성하므로 공정을 줄일 수 있다.
Claims (5)
- 기판에 소오스/드레인 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 공정과; 상기 트랜지스터를 갖는 기판 전면에 절연층을 형성하는 공정과; 상기 소오스 영역이 노출되도록 상기 절연층을 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀내의 바닥에 질화 금속층내를 형성하는 공정과; 상기 콘택홀의 질화 금속층상에 금속 플러그를 형성하는 공정과; 상기 금속 플러그를 전기적으로 연결되도록 절연층상에 커패시터 하부전극을 형성하는 공정과; 상기 하부전극상에 강유전체 및 상부전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 강유전체 커패시터 제조방법.
- 제 1 항에 있어서, 상기 질화 금속층은 질화 텅스텐을 사용하고, 상기 금속 플러그는 텅스텐을 사용하는 것을 특징으로 하는 강유전체 커패시터 제조방법.
- 제 1 항에 있어서, 상기 질화 금속층 및 금속 플러그를 인-시튜 장비를 이용하여 형성하는 것을 특징으로 하는 강유전체 커패시터 제조방법.
- 제 1 항에 있어서, 상기 커패시터의 상·하부전극 Pt 또는 Ru, RuOx를 사용하는 것을 특징으로 하는 강유전체 커패시터 제조방법.
- 제 1 항에 있어서, 상기 강유전체는 (Ba,Sr)TiO3또는 Pb(Zr,La)(Zr,Ti)O3을 사용하는 것을 특징으로 하는 강유전체 커패시터 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100550763B1 (ko) * | 1999-12-22 | 2006-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
-
1996
- 1996-12-20 KR KR1019960068661A patent/KR19980049912A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100550763B1 (ko) * | 1999-12-22 | 2006-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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