KR100499349B1 - 반도체메모리장치의제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 메모리 장치의 제조 방법은 층간절연막 상에 제 1 절연막을 형성하는 단계와; 콘택 패드의 표면이 드러나도록 상기 제 1 절연막 및 상기 층간절연막을 식각하여서 콘택홀을 형성하는 단계와; 상기 콘택홀에 커패시터 전극을 위한 배리어막을 형성하되, 상기 배리어막의 상부 표면이 상기 제 1 절연막의 상부 표면에 비해서 상대적으로 낮도록 형성하는 단계 및; 상기 배리어막에 의해서 채워지지 않은 상기 콘택홀의 나머지 부분을 포함하여 상기 제 1 절연막 상에 커패시터 하부 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 반도체 메모리 장치, 특히 디램 (dynamic random access memory :DRAM)의 제조 방법에 관한 것이다.
디램(이하, DRAM이라 칭함)의 집적도가 높아짐에 따라 디바이스의 크기는 감소하지만, DRAM의 동작을 위해서 필요한 셀 커패시터 (cell capacitor)의 용량은 동일한 비율로 감소하지 않는다. 따라서, 필요한 셀 커패시터의 용량을 확보하기 위해서 셀 커패시터의 높이가 점점 높아져야 한다. 이로 인해서 여러 가지 공정상의 문제점이 유발되고 있다.
그러한 여러 가지 문제점들을 해결하기 위해서 (Ba, Sr)TiO3 (이하, BST로 칭함)과 같은 고 유전 상수 물질 (high dielectric constant material)을 사용한 셀 커패시터 제조 방법이 활발히 연구되고 있다. 상기 BST와 같은 고유전막을 DRAM에 이용하기 위해서는 적합한 금속 전극이 요구되며, 현재까지 Pt, Ru, Ir 등을 이용한 전극이 연구되고 있다. 이중에서 Pt 전극을 사용한 경우 누설 (leakage) 특성이 양호하고, 유전 상수 역시 매우 높은 우수한 성질의 BST 커패시터가 제조 가능하다.
실제 디바이스에서 Pt/BST/Pt 구조의 셀 커패시터를 사용할 경우, 커패시터 하부 전극으로 사용되는 Pt 전극과 폴리실리콘의 반응을 억제하기 위한, TiN과 같은 물질로 구성된, 배리어막 (barrier layer)이 요구된다. 하지만, 유전체막으로 사용되는 BST을 도포하고, 계속되는 후속 열처리 공정시 커패시터 하부 전극을 통과한 산소에 의해서 배리어막으로 사용되는 TiN이 산화되는 문제점이 있다.
따라서 본 발명의 목적은 유전 물질의 열처리 공정에 의해서 배리어막(예컨대, TiN)이 산화되는 것을 방지할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 셀 커패시터의 하부 전극 및 주변 영역의 메탈 콘택을 동시에 형성함으로써 공정을 단순화할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 기판과; 소오스/드레인 영역 및 게이트 전극을 갖는 셀 트랜지스터와; 상기 트랜지스터의 게이트 전극을 포함하여 상기 반도체 기판 상에 형성된 층간절연막 및; 상기 셀 트랜지스터의 소오스/드레인 영역 상의 상기 층간절연막에 형성된 콘택 패드를 구비한 반도체 메모리 장치의 제조 방법에 있어서: 상기 층간절연막 상에 제 1 절연막을 형성하는 단계와; 상기 콘택 패드의 표면이 드러나도록 상기 제 1 절연막 및 상기 층간절연막을 식각하여서 콘택홀을 형성하는 단계와; 상기 콘택홀에 커패시터 전극을 위한 배리어막을 형성하되, 상기 배리어막의 상부 표면이 상기 제 1 절연막의 상부 표면에 비해서 상대적으로 낮도록 형성하는 단계 및; 상기 배리어막에 의해서 채워지지 않은 상기 콘택홀의 나머지 부분을 포함하여 상기 제 1 절연막 상에 커패시터 하부 전극을 형성하는 단계를 포함한다.
이 실시예에 있어서, 상기 배리어막은 상기 콘택홀을 포함하여 상기 제 1 절연막 상에 제 1 도전막을 형성하되, 상기 제 1 도전막이 상기 콘택홀들의 양측 및 하부면을 따라 형성되는 단계와; 상기 제 1 도전막이 실리사이드막으로 형성되도록 상기 제 1 도전막을 열처리하는 단계와; 상기 실리사이드막 상에 제 2 도전막을 형성하되, 상기 콘택홀들이 채워지도록 하는 단계 및; 상기 실리사이드막 및 상기 제 2 도전막을 식각하되, 상기 제 2 도전막의 표면이 상기 제 1 절연막의 표면보다 낮아지도록 하는 식각하는 단계로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 절연막은 질화막으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 도전막은 TiN으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 도전막은 Ti로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커패시터 하부 전극을 포함하여 상기 제 1 절연막 상에 커패시터 유전체막 및 커패시터 상부 전극을 순차적으로 형성하는 단계를 부가적으로 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커패시터 유전체막은 (Ba, Sr)Ti03로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커패시터 하부 및 상부 전극은 Pt로 형성되는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 셀 어레이 영역과 주변 영역이 정의된 반도체 기판과; 상기 영역들에 각각 형성되어 있되, 각각이 소오스 영역, 드레인 영역 및 게이트 전극을 갖는 적어도 하나의 셀 트랜지스터 및 주변 트랜지스터와; 상기 트랜지스터들의 게이트들을 포함하여 상기 반도체 기판 상에 형성된 층간절연막 및; 상기 셀 트랜지스터의 소오스/드레인 영역 상의 상기 층간절연막에 형성된 콘택 패드를 구비한 반도체 메모리 장치의 제조 방법에 있어서: 상기 층간절연막 상에 제 1 절연막을 형성하는 단계 및; 상기 주변 트랜지스터의 게이트 전극 및 소오스/드레인 영역의 표면과 상기 콘택 패드의 표면이 드러나도록 상기 제 1 절연막 및 상기 층간절연막을 식각하여서 콘택홀들을 형성하는 단계와; 상기 콘택홀들을 포함하여 상기 제 1 절연막 상에 제 1 도전막을 형성하되, 상기 제 1 도전막이 상기 콘택홀들의 양측 및 하부면을 따라 형성되는 단계와; 상기 제 1 도전막이 실리사이드막으로 형성되도록 상기 제 1 도전막을 열처리하는 단계와; 상기 실리사이드막 상에 제 2 도전막을 형성하되, 상기 콘택홀들이 채워지도록 하는 단계와; 상기 실리사이드막 및 상기 제 2 도전막을 식각하되, 상기 제 2 도전막의 표면이 상기 제 1 절연막의 표면보다 낮아지도록 하는 식각하는 단계와; 상기 주변 트랜지스터의 게이트 전극용 금속 배선을 형성하는 단계 및; 상기 금속 배선을 포함하여 상기 제 1 절연막 상에 제 2 절연막을 형성하되, 상기 셀 어레이 영역의 상기 제 1 절연막 및 상기 제 2 도전막의 표면이 드러나도록 상기 제 2 절연막을 식각하는 단계를 포함한다.
이 실시예에 있어서, 상기 제 1 절연막은 질화막으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 도전막은 TiN으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 도전막은 Ti로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 콘택홀의 나머지 부분이 채워지도록 상기 제 1 절연막 상에 커패시터 하부 전극을 형성하는 단계 및; 상기 커패시터 하부 전극을 포함하여 상기 셀 어레이 영역의 반도체 기판 상에 커패시터 유전체막 및 커패시터 상부 전극을 순차적으로 형성하는 단계를 부가적으로 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커패시터 유전체막은 (Ba, Sr)Ti03으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커패시터 하부 및 상부 전극은 Pt로 형성되는 것을 특징으로 한다.
이와같은 방법에 의해서, 유전체막과 배리어막 사이에 있는 커패시터 하부 전극의 두께가 나머지 부분에 비해서 상대적으로 두껍게 형성할 수 있고, 아울러 셀 커패시터의 하부 전극 및 주변 영역의 메탈 콘택을 동시에 형성할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 1 내지 도 4에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명의 신규한 반도체 메모리 장치의 제조 방법에 있어서, 셀 커패시터의 하부 전극 (26)과 셀 트랜지스터의 소오스 영역을 연결하기 위한 콘택홀은 배리어막 (21)과 커패시터 하부 전극 (26)을 구성하는 Pt로 채워져 있다. 이로써, 배리어막 (21) 상의 커패시터 하부 전극 (26)이 종래에 비해서 두껍게 형성될 수 있다. 따라서, 커패시터 하부 전극 (26) 상에 도포되는 BST와 같은 유전체막 (28)의 열처리 공정시 하부 전극 (26)을 통과하는 산소의 확산 거리가 길어져서 TiN으로 구성된 배리어막 (21)이 산화되는 것을 방지할 수 있다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조 방법을 순차적으로 보여주는 도면이다.
도 1에 도시된 바와 같이, 반도체 기판 (10)은 정보를 저장하기 위한 DRAM 셀들이 형성되는 셀 어레이 영역 (cell array region)과 나머지 주변/코어 (peri/core)을 위한 트랜지스터들이 형성되는 주변/코어 영역 (peri/core region)으로 정의되어 있다. 통상적으로, DRAM 셀은 하나의 저장 커패시터와 하나의 전하 전달 트랜지스터 (charge transfer transistor)로 이루어져 있다. 도 1에서 알 수 있듯이, 셀 어레이 영역의 반도체 기판 (10) 상에 전하 전달 트랜지스터를 위한 게이트 전극 (13)이 층간절연막 (interlayer dielectric : ILD) (12)에 의해서 절연되어 있다. 아울러, 주변 영역과 셀 어레이 영역을 절연시키기 위해서 반도체 기판 (10)에 필드 산화막 (11)이 형성되어 있다. 그리고, 층간절연막 (12)에 콘택 패드 (contact pad) (15)가, 도 1에 도시된 바와 같이, 형성되어 있다.
상기 층간절연막 (12) 상에 질화막 (16)을 형성한 후 상기 질화막 (16) 및 상기 층간절연막 (12)를 식각하면, 도 1에 도시된 바와 같이, 주변 영역의 금속 배선을 위한 콘택홀(들)과 커패시터 전극을 위한 콘택홀(들)이 형성된다. 여기서, 커패시터 전극을 위한 콘택홀들은 상기 콘택 패드 (15)의 상부 표면이 드러나도록, 그리고 상기 주변 영역의 금속 배선을 위한 콘택홀들은 상기 주변용 트랜지스터의 게이트 전극과 소오스/드레인 영역의 표면이 드러나도록 형성된다.
계속해서, 상기 셀 어레이 영역 및 상기 주변 영역에 형성된 콘택홀들을 포함하여 상기 질화막 (16) 상에 Ti막을 형성하고, 상기 Ti막 (18)이 실리사이드막 (18)로 형성되도록 열처리한다. 여기서, 상기 콘택홀들에 형성된 Ti막 (18)은 그것의 양측벽 및 하부면을 따라 형성된다. 그리고, 상기 콘택홀들을 채우면서 상기 실리사이드막 (18) 상에 TiN막 (20)을 형성한 후, 상기 질화막 (16)의 상부 표면이 드러나도록 상기 TiN막 (20) 및 상기 Ti막 (18)을 에치백 (etch back)하면, 도 2 에 도시된 바와 같이, 콘택홀들을 채우고 있는 상기 TiN막 (20) 및 상기 Ti막 (18)의 상부 표면이 상기 질화막 (16)의 상부 표면보다 상대적으로 낮도록 형성된다. 이후, 상기 TiN막 (20) 및 상기 Ti막 (18)을 배리어막 (barrier layer) (21)라 칭한다.
이후, 상기 콘택홀의 채워지지 않은 부분을 포함하여 상기 질화막 (16) 상에 텅스텐(tungsten)막으로 구성된 주변 영역을 위한 금속 배선 (22)를 형성하면 도 3에 도시된 바와 같다. 계속해서, 상기 금속 배선 (22)를 포함하여 상기 질화막 (16) 상에 산화막 (24)를 형성하고 셀 어레이 영역의 반도체 기판 (10) 상의 산화막을 제거하면, 도 3에 도시된 바와 같이, 주변 영역의 반도체 기판 (10) 상에만 산화막 (24)가 형성된다.
이어서, 셀 어레이 영역의 반도체 기판 (10) 상에 커패시터 하부 전극 (26), 커패시터 유전체막 (28), 그리고 커패시터 상부 전극 (30)을 순차적으로 형성하면, 도 4에 도시된 바와 같이, 셀 커패시터가 제조된다. 이때, 상기 커패시터 하부 전극 (26)이 배리어막 (21)로 채워지지 않은 콘택홀의 나머지 부분을 채운 상태로 형성되기 때문에, 이후 BST 열 처리 공정시 커패시터 하부 전극 (26)을 통과하는 산소의 확산 거리가 길어져 배리어막 (21)을 구성하는 TiN막 (20)이 산화되는 것을 방지할 수 있다. 여기서, 상기 커패시터 상부 및 하부 전극 (30) 및 (26)은 Pt로 형성되고, 상기 커패시터 유전체막 (28)은 BST로 형성된다.
이와 같이, 커패시터 하부 전극 (26)을 위한 저장 노드 콘택 (storage node contact)과 주변/코어 영역의 콘택홀을 TiN/Ti (20/18)로 동시에 채운 후, 상기 TiN/Ti (20/18)을 에치백 하여서 TiN막 (20) 상부 표면이 층간절연막 (12) (또는 질화막-16)의 상부 표면보다 낮도록 형성된다. 이후, 주변/코어 영역의 상기 TiN/Ti막 (20/18) 상에 텅스텐 배선 (22)를 형성하고, 셀 어레이 영역의 상기 TiN/Ti막 (20/18) 상에 Pt을 이용한 커패시터 하부 전극 (26)을 형성한다. 이러한 구조에서, BST 도포 중에 강한 산화성 분위기에서 Pt로 구성된 커패시터 하부 전극 (26)을 통과하는 산소의 확산 거리가 길어져서 배리어막 (21)을 형성하는 TiN막 (20)의 산화를 방지할 수 있다. 아울러, 메탈 콘택과 저장 노드 콘택을 동시에 형성하기 때문에, 포토 및 식각 공정의 수가 감소하여서 공정 단순화 측면에서 유리하게 된다. 또한, 셀 커패시터를 형성하고, SOG 등의 물질로 평탄화한 후 메탈 콘택을 형성하는 경우에 비해서 메탈 콘택의 깊이가 낮아져 메탈 콘택 공정이 용이하게 된다.
상기한 바와같이, 유전체막을 도포한 후 열처리하는 과정에서 커패시터 하부 전극을 통과하는 산소의 확산 거리를 길어지도록 함으로써 배리어막을 구성하는 TiN이 산화되는 것을 방지할 수 있다. 아울러, 금속 배선을 위한 콘택과 셀 커패시터의 하부 전극을 위한 콘택을 동시에 형성함으로써 포토 및 식각 공정의 수를 줄일 수 있다.
도 1 내지 도 4는 본 발명에 따른 반도체 메모리 장치의 제조 방법을 순차적으로 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
10 : 반도체 기판 12 : 층간절연막
13 : 게이트 전극 14, 24 : 산화막
16 : 질화막 21 : 배리어막
22 : 금속배선 26 : 커패시터 하부 전극
28 : 유전체막 30 : 커패시터 상부 전극
Claims (13)
- 반도체 기판과; 소오스/드레인 영역 및 게이트 전극을 갖는 셀 트랜지스터와; 상기 트랜지스터의 게이트 전극을 포함하여 상기 반도체 기판 상에 형성된 층간절연막 및; 상기 셀 트랜지스터의 소오스/드레인 영역 상의 상기 층간절연막에 형성된 콘택 패드(contact pad)를 구비한 반도체 메모리 장치의 제조 방법에 있어서:상기 층간절연막 상에 제 1 절연막을 형성하는 단계와;상기 콘택 패드의 표면이 드러나도록 상기 제 1 절연막 및 상기 층간절연막을 식각하여서 콘택홀을 형성하는 단계와;상기 콘택홀 내부에 커패시터 전극을 위한 배리어막(barrier layer)을 형성하되, 상기 배리어막의 상부 표면이 상기 제 1 절연막의 상부 표면에 비해서 상대적으로 낮도록 형성하는 단계;상기 배리어막에 의해서 채워지지 않은 상기 콘택홀의 나머지 부분을 포함하여 상기 제 1 절연막 상에 평탄한 상부면을 갖는 커패시터 하부 전극을 형성하는 단계; 및상기 커패시터 하부 전극을 포함하여 상기 제 1 절연막 상에 커패시터 유전체막 및 커패시터 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
- 제 1 항에 있어서,상기 배리어막은 상기 콘택홀을 포함하여 상기 제 1 절연막 상에 제 1 도전막을 형성하되, 상기 제 1 도전막이 상기 콘택홀들의 양측 및 하부면을 따라 형성되는 단계와; 상기 제 1 도전막이 실리사이드막으로 형성되도록 상기 제 1 도전막을 열처리하는 단계와; 상기 실리사이드막 상에 제 2 도전막을 형성하되, 상기 콘택홀들이 채워지도록 하는 단계 및; 상기 실리사이드막 및 상기 제 2 도전막을 식각하되, 상기 제 2 도전막의 표면이 상기 제 1 절연막의 표면보다 낮아지도록 하는 식각하는 단계로 형성되는 것을 특징으로 하는 제조 방법.
- 제 2 항에 있어서,상기 제 1 절연막은 질화막(nitride)으로 형성되는 것을 특징으로 하는 제조 방법.
- 제 2 항에 있어서,상기 제 1 도전막은 TiN(titanium nitride)로 형성되는 것을 특징으로 하는 제조 방법.
- 제 2 항에 있어서,상기 제 2 도전막은 Ti(titanium)으로 형성되는 것을 특징으로 하는 제조 방법.
- 제 1 항에 있어서,상기 커패시터 유전체막은 (Ba, Sr)Ti03으로 형성되는 것을 특징으로 하는 제조 방법.
- 제 1 항에 있어서,상기 커패시터 하부 및 상부 전극은 Pt(platinum)로 형성되는 것을 특징으로 하는 제조 방법.
- 셀 어레이 영역과 주변 영역이 정의된 반도체 기판과; 상기 영역들에 각각 형성되어 있되, 각각이 소오스 영역, 드레인 영역 및 게이트 전극을 갖는 적어도 하나의 셀 트랜지스터 및 주변 트랜지스터와; 상기 트랜지스터들의 게이트들을 포함하여 상기 반도체 기판 상에 형성된 층간절연막 및; 상기 셀 트랜지스터의 소오스/드레인 영역 상의 상기 층간절연막에 형성된 콘택 패드(contact pad)를 구비한 반도체 메모리 장치의 제조 방법에 있어서:상기 층간절연막 상에 제 1 절연막을 형성하는 단계 및;상기 주변 트랜지스터의 게이트 전극 및 소오스/드레인 영역의 표면과 상기 콘택 패드의 표면이 드러나도록 상기 제 1 절연막 및 상기 층간절연막을 식각하여서 콘택홀들을 형성하는 단계와;상기 콘택홀들을 포함하여 상기 제 1 절연막 상에 제 1 도전막을 형성하되, 상기 제 1 도전막이 상기 콘택홀들의 양측 및 하부면을 따라 형성되는 단계와;상기 제 1 도전막이 실리사이드막으로 형성되도록 상기 제 1 도전막을 열처리하는 단계와; 상기 실리사이드막 상에 제 2 도전막을 형성하되, 상기 콘택홀들이 채워지도록 하는 단계 및;상기 실리사이드막 및 상기 제 2 도전막을 식각하되, 상기 제 2 도전막의 표면이 상기 제 1 절연막의 표면보다 낮아지도록 하는 식각하는 단계와;상기 주변 트랜지스터의 게이트 전극용 금속 배선을 형성하는 단계 및;상기 금속 배선을 포함하여 상기 제 1 절연막 상에 제 2 절연막을 형성하되, 상기 셀 어레이 영역의 상기 제 1 절연막 및 상기 제 2 도전막의 표면이 드러나도록 상기 제 2 절연막을 식각하는 단계;상기 콘택홀의 나머지 부분이 채워지도록 상기 제 1 절연막 상에 평탄한 상부면을 갖는 커패시터 하부 전극을 형성하는 단계; 및상기 커패시터 하부 전극을 포함하여 상기 셀 어레이 영역의 반도체 기판 상에 커패시터 유전체막 및 커패시터 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
- 제 8 항에 있어서,상기 제 1 절연막은 질화막(nitride)으로 형성되는 것을 특징으로 하는 제조 방법.
- 제 8 항에 있어서,상기 제 1 도전막은 TiN(titanium nitride)로 형성되는 것을 특징으로 하는 제조 방법.
- 제 8 항에 있어서,상기 제 2 도전막은 Ti(titanium)으로 형성되는 것을 특징으로 하는 제조 방법.
- 제 8 항에 있어서,상기 커패시터 유전체막은 (Ba, Sr)Ti03으로 형성되는 것을 특징으로 하는 제조 방법.
- 제 8 항에 있어서,상기 커패시터 하부 및 상부 전극은 Pt(platinum)로 형성되는 것을 특징으로 하는 제조 방법.
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1997
- 1997-09-24 KR KR1019970048574A patent/KR100499349B1/ko not_active IP Right Cessation
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