JPH10270667A - 白金金属から成るコンデンサ電極の製造方法 - Google Patents
白金金属から成るコンデンサ電極の製造方法Info
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- JPH10270667A JPH10270667A JP10095389A JP9538998A JPH10270667A JP H10270667 A JPH10270667 A JP H10270667A JP 10095389 A JP10095389 A JP 10095389A JP 9538998 A JP9538998 A JP 9538998A JP H10270667 A JPH10270667 A JP H10270667A
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Abstract
(57)【要約】
【課題】 白金金属から成るコンデンサ電極の改良され
た製造方法及びこの製造方法をメモリ誘電体として高ε
誘電体又は強誘電体を有するＤＲＡＭのセルの製造プロ
セスに使用できるようにする。 【解決手段】 シリコン含有表面を有するコンデンサ電
極の支持体を形成し、シリコン含有表面上に、ほぼコン
デンサ電極の形状を有する導電性電極基体１０をこれに
隣接するシリコン含有表面は露出するようにして形成
し、白金金属１１から成る層を全面的に析出し、シリコ
ン含有表面上に載っている白金金属層の部分を、エッチ
ング工程を行わず、熱工程によりケイ化して白金ケイ化
物１１′を除去する。
た製造方法及びこの製造方法をメモリ誘電体として高ε
誘電体又は強誘電体を有するＤＲＡＭのセルの製造プロ
セスに使用できるようにする。 【解決手段】 シリコン含有表面を有するコンデンサ電
極の支持体を形成し、シリコン含有表面上に、ほぼコン
デンサ電極の形状を有する導電性電極基体１０をこれに
隣接するシリコン含有表面は露出するようにして形成
し、白金金属１１から成る層を全面的に析出し、シリコ
ン含有表面上に載っている白金金属層の部分を、エッチ
ング工程を行わず、熱工程によりケイ化して白金ケイ化
物１１′を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積半導体回路内
に白金金属から成るコンデンサ電極を形成する方法に関
する。
に白金金属から成るコンデンサ電極を形成する方法に関
する。
【０００２】
【従来の技術】コンデンサを有する半導体回路の一例は
ＤＲＡＭメモリセルである。集積密度を高めるためにメ
モリセルをいわゆる積層コンデンサセルとして実現する
ことができ、その際メモリコンデンサは付随する選択ト
ランジスタの上方に配置されている。とりわけコンデン
サ誘電体の選択はこの種のコンデンサの所要面積に対し
て重要な影響を及ぼす。
ＤＲＡＭメモリセルである。集積密度を高めるためにメ
モリセルをいわゆる積層コンデンサセルとして実現する
ことができ、その際メモリコンデンサは付随する選択ト
ランジスタの上方に配置されている。とりわけコンデン
サ誘電体の選択はこの種のコンデンサの所要面積に対し
て重要な影響を及ぼす。
【０００３】従来のコンデンサはメモリ誘電体として一
般に最大で誘電率ε８の酸化シリコン層及び／又は窒化
シリコン層を使用する。例えばＢＳＴ（バリウム−スト
ロンチウム−チタン酸ＢａＳｒＴｉＯ3）及びそれに類
するもののような新しい常誘電材料はε＞１５０の誘電
率を有しており、従ってより小さなコンデンサを形成す
ることを可能にする。
般に最大で誘電率ε８の酸化シリコン層及び／又は窒化
シリコン層を使用する。例えばＢＳＴ（バリウム−スト
ロンチウム−チタン酸ＢａＳｒＴｉＯ3）及びそれに類
するもののような新しい常誘電材料はε＞１５０の誘電
率を有しており、従ってより小さなコンデンサを形成す
ることを可能にする。
【０００４】コンデンサ誘電体として常誘電材料を有す
るこの種のメモリ素子（ＤＲＡＭ）は供給電圧の降下の
際ににその電荷及び従って蓄積された情報を失う。更に
従来のメモリ素子は残洩れ電流のために常に書き換えし
なければならない（リフレッシュ時間）。メモリ誘電体
として強誘電材料の使用はその種々の分極方向の故に供
給電圧の降下の際にその情報を失うことなく常に書き換
えを必要としない不揮発性メモリの形成を可能にする。
このセルの残洩れ電流は記憶された信号に影響しない。
このような強誘電材料の一例はＰＺＴ（鉛−ジルコニウ
ム−チタン酸Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）である。
るこの種のメモリ素子（ＤＲＡＭ）は供給電圧の降下の
際ににその電荷及び従って蓄積された情報を失う。更に
従来のメモリ素子は残洩れ電流のために常に書き換えし
なければならない（リフレッシュ時間）。メモリ誘電体
として強誘電材料の使用はその種々の分極方向の故に供
給電圧の降下の際にその情報を失うことなく常に書き換
えを必要としない不揮発性メモリの形成を可能にする。
このセルの残洩れ電流は記憶された信号に影響しない。
このような強誘電材料の一例はＰＺＴ（鉛−ジルコニウ
ム−チタン酸Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）である。
【０００５】これらの新しい強誘電体及び常誘電体の製
造は一般に高温の酸化雰囲気で行われる。従って特に第
１のコンデンサ電極にはこれらの条件に適合する材料が
必要とされる。
造は一般に高温の酸化雰囲気で行われる。従って特に第
１のコンデンサ電極にはこれらの条件に適合する材料が
必要とされる。
【０００６】多くの場合白金、イリジウム又はルテニウ
ムのような貴金属（一般に“白金金属”と言われる）か
ら成る電極が使用される。しかし白金金属、特に例えば
比較的厚い白金層のパターニングには適切なエッチング
プロセスが開発されておらず、またＲＩＥ（反応性イオ
ンエッチング）プロセスに適した揮発性のプラチナ化合
物がまだないため、これまで十分に解決されていない問
題がある。これまでのエッチングプロセスはレジストマ
スクの被着及びアルゴン、酸素又は塩素プラズマ中での
エッチングに基づくものである。その場合このプロセス
の高度に物理的な性質のためマスクの材料及び基台に対
する選択性が極めて低くなる。
ムのような貴金属（一般に“白金金属”と言われる）か
ら成る電極が使用される。しかし白金金属、特に例えば
比較的厚い白金層のパターニングには適切なエッチング
プロセスが開発されておらず、またＲＩＥ（反応性イオ
ンエッチング）プロセスに適した揮発性のプラチナ化合
物がまだないため、これまで十分に解決されていない問
題がある。これまでのエッチングプロセスはレジストマ
スクの被着及びアルゴン、酸素又は塩素プラズマ中での
エッチングに基づくものである。その場合このプロセス
の高度に物理的な性質のためマスクの材料及び基台に対
する選択性が極めて低くなる。
【０００７】
【発明が解決しようとする課題】本発明の課題は、白金
金属から成るコンデンサ電極の改良された製造方法を提
供することにある。更にメモリ誘電体として高−ε−常
誘電体又は強誘電体を有するＤＲＡＭのセルの製造プロ
セスにこの製造方法を使用できることを課題とする。
金属から成るコンデンサ電極の改良された製造方法を提
供することにある。更にメモリ誘電体として高−ε−常
誘電体又は強誘電体を有するＤＲＡＭのセルの製造プロ
セスにこの製造方法を使用できることを課題とする。
【０００８】
【課題を解決するための手段】この課題は本発明の請求
項１の特徴を有する製造方法により解決される。
項１の特徴を有する製造方法により解決される。
【０００９】本発明は、コンデンサ電極の製造にサリサ
イド（セルフ・アライド・シリサイド）法を使用するこ
とに基づく。それにはまずシリコン含有表面を有する支
持体を形成する。この支持体は特に半導体基板であり、
場合によっては既に形成されている回路素子である。
イド（セルフ・アライド・シリサイド）法を使用するこ
とに基づく。それにはまずシリコン含有表面を有する支
持体を形成する。この支持体は特に半導体基板であり、
場合によっては既に形成されている回路素子である。
【００１０】更に本発明の一実施形態によれば、導電層
を析出し、これを電極基体にパターニングする。この電
極基体はほぼ形成すべきコンデンサ電極の形を有してい
る。電極基体の外側ではａ−Ｓｉ表面が露出している。
電極基体上に白金金属を同形に析出する。シリコン含有
表面上に載っている白金は熱プロセスによりケイ化し、
即ちＰｔＳｉxに変換される。このＰｔＳｉxは更に選択
的にエッチングされるが、一方電極基体上にある白金は
腐食されることはない。これに適したエッチング法はラ
ンド（Ｍ．Ｒａｎｄ）その他の論文「Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．２４（１９７４）」第４９頁に記載され
ている。その際ＨＦ中で白金ケイ化物の保護酸化物層を
除去し、引続き王水中でのエッチングで白金ケイ化物が
白金金属よりも迅速にエッチングされる。場合によって
は残留する酸化シリコンを再びＨＦで除去してもよい。
を析出し、これを電極基体にパターニングする。この電
極基体はほぼ形成すべきコンデンサ電極の形を有してい
る。電極基体の外側ではａ−Ｓｉ表面が露出している。
電極基体上に白金金属を同形に析出する。シリコン含有
表面上に載っている白金は熱プロセスによりケイ化し、
即ちＰｔＳｉxに変換される。このＰｔＳｉxは更に選択
的にエッチングされるが、一方電極基体上にある白金は
腐食されることはない。これに適したエッチング法はラ
ンド（Ｍ．Ｒａｎｄ）その他の論文「Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．２４（１９７４）」第４９頁に記載され
ている。その際ＨＦ中で白金ケイ化物の保護酸化物層を
除去し、引続き王水中でのエッチングで白金ケイ化物が
白金金属よりも迅速にエッチングされる。場合によって
は残留する酸化シリコンを再びＨＦで除去してもよい。
【００１１】本発明の主な利点は、白金金属にエッチン
グ法を必要としない点にある。その代わりに容易にパタ
ーニング可能の導電性の代用材を電極基体としてエッチ
ングする。更に電極基体上の白金層は電極基体に対して
自己整合されており、即ちそのため別のマスクを必要と
しない。
グ法を必要としない点にある。その代わりに容易にパタ
ーニング可能の導電性の代用材を電極基体としてエッチ
ングする。更に電極基体上の白金層は電極基体に対して
自己整合されており、即ちそのため別のマスクを必要と
しない。
【００１２】シリコン含有支持体の表面はポリシリコン
層であってもよい。ケイ化物の形成に特に優れているた
めａ−Ｓｉ層（アモルファスシリコン層）であると有利
である。支持体の構造次第で有利には例えば窒化シリコ
ンのようなエッチングストップ材の層を支持体表面のシ
リコン層の下に備える。それにより支持体の下にある部
分は後のケイ化物のエッチングの際に保護される。
層であってもよい。ケイ化物の形成に特に優れているた
めａ−Ｓｉ層（アモルファスシリコン層）であると有利
である。支持体の構造次第で有利には例えば窒化シリコ
ンのようなエッチングストップ材の層を支持体表面のシ
リコン層の下に備える。それにより支持体の下にある部
分は後のケイ化物のエッチングの際に保護される。
【００１３】シリコン含有表面は場合によっては例えば
酸化により形成される薄い酸化物層によりその後のプロ
セス中（例えば電極基体の製造中）保護されなければな
らない。この薄い酸化物層は後に、特に白金の析出の前
に再び除去される。
酸化により形成される薄い酸化物層によりその後のプロ
セス中（例えば電極基体の製造中）保護されなければな
らない。この薄い酸化物層は後に、特に白金の析出の前
に再び除去される。
【００１４】電極の接続のため場合によってはシリコン
層又は場合によっては酸化物保護層の製造後に例えば接
触孔が支持体及び場合によってはその下にある導電性パ
ターンにエッチングすることが行われる。ＤＲＡＭメモ
リセルの場合それに付随する選択トランジスタのソース
／ドレイン領域に対する接続端子を形成してもよい。
層又は場合によっては酸化物保護層の製造後に例えば接
触孔が支持体及び場合によってはその下にある導電性パ
ターンにエッチングすることが行われる。ＤＲＡＭメモ
リセルの場合それに付随する選択トランジスタのソース
／ドレイン領域に対する接続端子を形成してもよい。
【００１５】メモリセルがメモリ誘電体として高ε誘電
体又は強誘電体を有している場合、ソース／ドレイン領
域に対する接触が酸化により劣化されないように誘電体
と隣の深いところにある酸化可能のパターンとの間に酸
素拡散障壁を配設しなければならない。そのため電極基
体及び／又は接触孔を満たす接続パターンは導電性の酸
素障壁材料からなっていてもよい。しかしこれらの２つ
のパターンを例えばポリシリコン又はタングステンから
形成し、障壁を自己整合により電極基体上に例えば析出
又は熱プロセスによって形成することも可能である。
体又は強誘電体を有している場合、ソース／ドレイン領
域に対する接触が酸化により劣化されないように誘電体
と隣の深いところにある酸化可能のパターンとの間に酸
素拡散障壁を配設しなければならない。そのため電極基
体及び／又は接触孔を満たす接続パターンは導電性の酸
素障壁材料からなっていてもよい。しかしこれらの２つ
のパターンを例えばポリシリコン又はタングステンから
形成し、障壁を自己整合により電極基体上に例えば析出
又は熱プロセスによって形成することも可能である。
【００１６】
【実施例】本発明を図示の実施例に基づき以下に詳述す
る。
る。
【００１７】図１には一例としてＤＲＡＭメモリセルの
製造方法が示されている。シリコン半導体基板１内に隣
接するメモリセルのトランジスタと絶縁領域５により分
離されているドープ領域２、４（ソース／ドレイン）及
びゲート３を有するＭＯＳトランジスタが形成されてい
る。この装置は例えば酸化シリコンのような絶縁層６で
覆われている。この表面上に厚さ約１５０ｎｍのエッチ
ングストップ材としてのＳｉ3Ｎ4層７及びａ−Ｓｉ層８
が公知方法で析出される。このようにしてコンデンサ電
極の支持体が形成されている。ａ−Ｓｉ層８の厚さは後
に必要となるＰｔＳｉ−エッチングを短縮するために有
利には２００ｎｍ以下、例えば１００ｎｍとする。ａ−
Ｓｉ層８はその後の工程中（特に電極基体のパターニン
グ中）に場合によっては薄い酸化物層（これは後に再び
除去される）により保護されなければならない（図示せ
ず）。フォト技術により接触孔がソース／ドレイン領域
２までエッチングされる。この接触孔中に導電性接続パ
ターン９が入れられる。それには第１の実施例では酸素
の拡散を阻止するため導電性障壁材が施され、従って接
触孔は満たされ、装置の表面は覆われる。例えば０．８
μの直径を有する接触孔の場合厚さ約５００ｎｍの窒化
タングステン層を公知の方法（例えばＣＶＤ）で析出し
てもよい。この窒化タングステン層をパターニングし
て、接続パターン９上に配置された電極基体１０が形成
される。電極基体１０の外側ではａ−Ｓｉ表面が露出さ
れている。この表面上に全面的に白金１１が析出される
（厚さ約１００ｎｍ）。
製造方法が示されている。シリコン半導体基板１内に隣
接するメモリセルのトランジスタと絶縁領域５により分
離されているドープ領域２、４（ソース／ドレイン）及
びゲート３を有するＭＯＳトランジスタが形成されてい
る。この装置は例えば酸化シリコンのような絶縁層６で
覆われている。この表面上に厚さ約１５０ｎｍのエッチ
ングストップ材としてのＳｉ3Ｎ4層７及びａ−Ｓｉ層８
が公知方法で析出される。このようにしてコンデンサ電
極の支持体が形成されている。ａ−Ｓｉ層８の厚さは後
に必要となるＰｔＳｉ−エッチングを短縮するために有
利には２００ｎｍ以下、例えば１００ｎｍとする。ａ−
Ｓｉ層８はその後の工程中（特に電極基体のパターニン
グ中）に場合によっては薄い酸化物層（これは後に再び
除去される）により保護されなければならない（図示せ
ず）。フォト技術により接触孔がソース／ドレイン領域
２までエッチングされる。この接触孔中に導電性接続パ
ターン９が入れられる。それには第１の実施例では酸素
の拡散を阻止するため導電性障壁材が施され、従って接
触孔は満たされ、装置の表面は覆われる。例えば０．８
μの直径を有する接触孔の場合厚さ約５００ｎｍの窒化
タングステン層を公知の方法（例えばＣＶＤ）で析出し
てもよい。この窒化タングステン層をパターニングし
て、接続パターン９上に配置された電極基体１０が形成
される。電極基体１０の外側ではａ−Ｓｉ表面が露出さ
れている。この表面上に全面的に白金１１が析出される
（厚さ約１００ｎｍ）。
【００１８】図２では熱工程によりａ−Ｓｉ層８上にあ
る白金だけがケイ化され、一方電極基体１０上には白金
金属１１が残っている。熱工程は例えばＲＴＰ（Ｒａｐ
ｉｄＴｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ＝迅速熱処
理）を窒素中で（５００℃で１分間）行ってもよいし又
はオーブン処理により窒素又はアルゴン中で行ってもよ
い。更に生じた白金ケイ化物１１′は上述したように適
当な湿式化学法で除去される。
る白金だけがケイ化され、一方電極基体１０上には白金
金属１１が残っている。熱工程は例えばＲＴＰ（Ｒａｐ
ｉｄＴｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ＝迅速熱処
理）を窒素中で（５００℃で１分間）行ってもよいし又
はオーブン処理により窒素又はアルゴン中で行ってもよ
い。更に生じた白金ケイ化物１１′は上述したように適
当な湿式化学法で除去される。
【００１９】図３ではメモリコンデンサを完成するため
にコンデンサ誘電体１２、有利には高誘電率の誘電体が
全面的に施される。ＦＲＡＭの場合はその代わりに強誘
電体が析出される。電極基体１０及び接続パターン９が
酸素拡散障壁から形成されているので、この場合深いと
ころにあるパターンは酸化されない。更に上方の電極１
３は同様に例えば白金から形成される。
にコンデンサ誘電体１２、有利には高誘電率の誘電体が
全面的に施される。ＦＲＡＭの場合はその代わりに強誘
電体が析出される。電極基体１０及び接続パターン９が
酸素拡散障壁から形成されているので、この場合深いと
ころにあるパターンは酸化されない。更に上方の電極１
３は同様に例えば白金から形成される。
【００２０】以下に記載する実施例（図４〜図９）は接
続パターン９、電極基体１０並びに場合によっては酸素
拡散障壁の製造だけが第１の実施例と異なっており、従
ってこれらの工程のみを図面に基づき以下に記載する。
続パターン９、電極基体１０並びに場合によっては酸素
拡散障壁の製造だけが第１の実施例と異なっており、従
ってこれらの工程のみを図面に基づき以下に記載する。
【００２１】図４及び図５ではエッチングされた接触孔
内に接続パターン９を形成するために導電層、例えばポ
リシリコン又はタングステンを有利には全面的析出によ
り及び引続いてのエッチバックにより接触孔の上縁まで
入れる。更に全面的に酸素拡散障壁を析出し、電極基体
１０としてパターニングする。
内に接続パターン９を形成するために導電層、例えばポ
リシリコン又はタングステンを有利には全面的析出によ
り及び引続いてのエッチバックにより接触孔の上縁まで
入れる。更に全面的に酸素拡散障壁を析出し、電極基体
１０としてパターニングする。
【００２２】図６及び図７では接触孔の形成後タングス
テンを全面的に析出及びパターニングして接続パターン
９及び電極基体１０を形成する。電極基体１０上に配置
されている酸素拡散障壁１４は迅速熱プロセス（ＲＴ
Ｐ）により窒素含有雰囲気中で形成され、それにより自
己整合された窒化タングステン１４が電極基体１０の露
出する表面に形成される。
テンを全面的に析出及びパターニングして接続パターン
９及び電極基体１０を形成する。電極基体１０上に配置
されている酸素拡散障壁１４は迅速熱プロセス（ＲＴ
Ｐ）により窒素含有雰囲気中で形成され、それにより自
己整合された窒化タングステン１４が電極基体１０の露
出する表面に形成される。
【００２３】図８及び図９の第４の実施例では接触孔の
形成後全面的に例えばポリシリコン又はタングステンが
析出される。その上に例えば窒化タングステンを酸素障
壁１４ａとして析出する。この二重層１０、１４をパタ
ーニングして上側が既に酸素障壁１４ａで覆われている
電極基体１０が形成される。残りの露出表面、即ち電極
基体１０の側壁にスペーサ技術により（即ち引続いての
異方性エッチバックによる障壁材料の全面的析出によ
り）同様に窒化タングステンから成る障壁１４ｂが形成
される。
形成後全面的に例えばポリシリコン又はタングステンが
析出される。その上に例えば窒化タングステンを酸素障
壁１４ａとして析出する。この二重層１０、１４をパタ
ーニングして上側が既に酸素障壁１４ａで覆われている
電極基体１０が形成される。残りの露出表面、即ち電極
基体１０の側壁にスペーサ技術により（即ち引続いての
異方性エッチバックによる障壁材料の全面的析出によ
り）同様に窒化タングステンから成る障壁１４ｂが形成
される。
【００２４】この実施例のその他の処理は第１の実施例
のようにして、即ち白金の析出、ケイ化その他により行
われる。
のようにして、即ち白金の析出、ケイ化その他により行
われる。
【００２５】図１０及び図１１には本発明方法でいわゆ
る“トップ−コンタクト−セル”のメモリコンデンサも
製造できることが示されている。図示されているような
セルの場合絶縁材料上のその全面を有する下方のコンデ
ンサ電極が例えばＬＯＣＯＳにより配設されている。そ
れに付随する選択トランジスタに対する電気的接触はコ
ンデンサ全体を製造後初めて回路の第１の配線面により
形成される。このメモリセルは多くの面を必要とする
が、しかし容易に形成することができ、多くの場合例え
ば酸素障壁を省略することができる。この製造方法は先
に記載した基本的な方法とは、コンデンサ電極がシリコ
ン含有表面を覆う電極基体によってではなく、シリコン
層内に開口をエッチングすることにより画成される点で
異なる。図示されているコンデンサ（符号は上記の実施
例に使用されたものと同じ符号が使用されている）は例
えば以下に記載するようにして製造することができる。
る“トップ−コンタクト−セル”のメモリコンデンサも
製造できることが示されている。図示されているような
セルの場合絶縁材料上のその全面を有する下方のコンデ
ンサ電極が例えばＬＯＣＯＳにより配設されている。そ
れに付随する選択トランジスタに対する電気的接触はコ
ンデンサ全体を製造後初めて回路の第１の配線面により
形成される。このメモリセルは多くの面を必要とする
が、しかし容易に形成することができ、多くの場合例え
ば酸素障壁を省略することができる。この製造方法は先
に記載した基本的な方法とは、コンデンサ電極がシリコ
ン含有表面を覆う電極基体によってではなく、シリコン
層内に開口をエッチングすることにより画成される点で
異なる。図示されているコンデンサ（符号は上記の実施
例に使用されたものと同じ符号が使用されている）は例
えば以下に記載するようにして製造することができる。
【００２６】絶縁層６′（これは特に隣接するセルを絶
縁する絶縁領域であってもよい）上に非晶質又は多結晶
シリコン層８を析出する。このシリコン層８内にその下
にある絶縁層６′まで開口をエッチングする。開口内に
はケイ化物が形成されることはないので、この開口が形
成すべき電極の横方向の寸法を画成する。従ってこの開
口はこれまでの実施例で形成された電極基体と同様の機
能を有する。その他の処理（白金又は白金金属の析出、
ケイ化物の形成、ケイ化物の選択的除去及びコンデンサ
の完成）は既に記載した通りである。こうしてこのプロ
セスはシリコン層８内に白金の島を作ることになる。
縁する絶縁領域であってもよい）上に非晶質又は多結晶
シリコン層８を析出する。このシリコン層８内にその下
にある絶縁層６′まで開口をエッチングする。開口内に
はケイ化物が形成されることはないので、この開口が形
成すべき電極の横方向の寸法を画成する。従ってこの開
口はこれまでの実施例で形成された電極基体と同様の機
能を有する。その他の処理（白金又は白金金属の析出、
ケイ化物の形成、ケイ化物の選択的除去及びコンデンサ
の完成）は既に記載した通りである。こうしてこのプロ
セスはシリコン層８内に白金の島を作ることになる。
【図１】本発明の第１の実施例の半導体装置（ＤＲＡＭ
セル）の電極基体の支持体上に全面的に白金金属を析出
した工程の断面図。
セル）の電極基体の支持体上に全面的に白金金属を析出
した工程の断面図。
【図２】熱工程により電極基体の外側の露出するａ−Ｓ
ｉ層をケイ化した工程の断面図。
ｉ層をケイ化した工程の断面図。
【図３】更に高ε誘電体又は強誘電体を施し、上方電極
を形成したメモリコンデンサの完成断面図。
を形成したメモリコンデンサの完成断面図。
【図４】本発明の第２の実施例において半導体装置の接
触孔内に導電層を析出し、接触孔の上縁までエッチバッ
クした工程の断面図。
触孔内に導電層を析出し、接触孔の上縁までエッチバッ
クした工程の断面図。
【図５】次いで酸素拡散障壁を全面的に析出し、電極基
体をパターニングした工程の断面図。
体をパターニングした工程の断面図。
【図６】本発明の第３の実施例において半導体装置の接
続パターン及び電極基体を形成した工程の断面図。
続パターン及び電極基体を形成した工程の断面図。
【図７】電極基体の表面上に酸素拡散障壁を形成した工
程の断面図。
程の断面図。
【図８】本発明の第４の実施例において電極基体の上側
を酸素拡散障壁で被覆した工程の断面図。
を酸素拡散障壁で被覆した工程の断面図。
【図９】更に電極基体の側壁に酸素拡散障壁を形成した
工程の断面図。
工程の断面図。
【図１０】第５の実施例においてトップ−コンタクト−
セルの場合の絶縁層上のシリコン層内に形成すべき電極
の横方向の寸法を有する開口を形成した工程の断面図。
セルの場合の絶縁層上のシリコン層内に形成すべき電極
の横方向の寸法を有する開口を形成した工程の断面図。
【図１１】シリコン層の開口内に電極（白金の島）が形
成された工程の断面図。
成された工程の断面図。
【符号の説明】 １ シリコン半導体基板 ２、４ ドープ領域 ３ ゲート領域 ５ 絶縁領域 ６ 絶縁層 ７ エッチングストップ層 ８ シリコン層 ９ 接続パターン １０ 電極基体 １１ 白金金属 １２ 白金金属ケイ化物 １３ 第２のコンデンサ電極 １４ 酸素拡散障壁 １４ａ 電極基体の上側の拡散障壁 １４ｂ 電極基体の側壁の拡散障壁
フロントページの続き (72)発明者 フオルカー ワインリツヒ ドイツ連邦共和国 81549 ミユンヘン ザハランガー シユトラーセ 29／１ (72)発明者 カルロス マズーレーエスペホ ドイツ連邦共和国 85604 ツオルネデイ ング グリユーンラントシユトラーセ ４
Claims (14)
- 【請求項１】 シリコンを含有する表面を有するコンデ
ンサ電極の支持体を形成し、シリコン含有表面上に形成
すべきコンデンサ電極の幾何学的形状を有する導電性電
極基体（１０）を、これに隣接するシリコン含有表面が
露出するようにして形成し、白金金属（１１）から成る
層を析出し、シリコン含有表面上に載っている白金金属
層の部分をケイ化するように熱工程を実施し、白金金属
ケイ化物（１１′）を除去することを特徴とする集積半
導体回路における白金金属から成るコンデンサ電極の製
造方法。 - 【請求項２】 電極基体（１０）の製造方法により接続
パターン（９）を入れるための接触孔を支持体の深いと
ころにある導電性パターン（２）までエッチングするこ
とを特徴とする請求項１記載の製造方法。 - 【請求項３】 支持体の形成が最上層としてシリコン層
（８）の被着を含んでいることを特徴とする請求項１又
は２記載の製造方法。 - 【請求項４】 シリコン層（８）上に保護層として酸化
シリコン層を形成することを特徴とする請求項３記載の
製造方法。 - 【請求項５】 支持体上のシリコン層（８）の下にエッ
チングストップ層（７）を施すことを特徴とする請求項
３又は４記載の製造方法。 - 【請求項６】 白金金属（１１）層を析出する前に酸素
の拡散を阻止するため障壁層（９、１０、１４）を形成
することを特徴とする請求項１乃至５の１つに記載の製
造方法。 - 【請求項７】 接触孔を形成した後に障壁層を全面的に
析出し、これから接続パターン（９）及び電極基体（１
０）を形成することを特徴とする請求項１乃至６の１つ
に記載の製造方法。 - 【請求項８】 接触孔を形成した後に全面的に導電層を
施し、接続パターン（９）としてエッチバックし、更に
障壁層を全面的に施し、電極基体（１０）としてパター
ニングすることを特徴とする請求項２乃至６の１つに記
載の製造方法。 - 【請求項９】 接触孔を形成した後に導電層を全面的に
施し、これから接続パターン（９）及び電極基体（１
０）を形成し、更に電極基体の露出表面に熱プロセスに
より酸素拡散障壁を形成することを特徴とする請求項２
乃至６の１つに記載の製造方法。 - 【請求項１０】 スペーサ技術により電極基体（１０）
の側壁に酸素拡散障壁（１４ｂ）を形成することを特徴
とする請求項２乃至６の１つに記載の製造方法。 - 【請求項１１】 絶縁層（６′）を有する支持体を形成
し、絶縁層（６′）上にシリコン層（８）を施し、シリ
コン層（８）内に形成すべきコンデンサ電極と同じ横方
向の寸法を有する開口を形成し、白金金属（１１）から
成る層を析出し、シリコン層上に載っている白金金属層
の部分をケイ化するため熱プロセスを実施し、白金金属
ケイ化物を除去することを特徴とする半導体回路におけ
る白金金属から成るコンデンサ電極の製造方法。 - 【請求項１２】 形成されたコンデンサ電極上の強誘電
体又は常誘電体に接続して更にその上に第２のコンデン
サ電極（１３）を施すことを特徴とする請求項１乃至１
１の１つに記載の製造方法。 - 【請求項１３】 白金金属として白金を使用することを
特徴とする請求項１乃至１２の１つに記載の製造方法。 - 【請求項１４】 請求項１乃至１２の１つに記載の製造
方法を使用して作られたメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19712540.9 | 1997-03-25 | ||
| DE19712540A DE19712540C1 (de) | 1997-03-25 | 1997-03-25 | Herstellverfahren für eine Kondensatorelektrode aus einem Platinmetall |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270667A true JPH10270667A (ja) | 1998-10-09 |
Family
ID=7824585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10095389A Withdrawn JPH10270667A (ja) | 1997-03-25 | 1998-03-24 | 白金金属から成るコンデンサ電極の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6136659A (ja) |
| EP (1) | EP0867926B1 (ja) |
| JP (1) | JPH10270667A (ja) |
| KR (1) | KR100519240B1 (ja) |
| DE (2) | DE19712540C1 (ja) |
| TW (1) | TW396612B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001237395A (ja) * | 2000-02-22 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US6521932B1 (en) * | 1999-03-15 | 2003-02-18 | Hitachi, Ltd. | Semiconductor device with copper wiring connected to storage capacitor |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4809961B2 (ja) * | 1998-08-07 | 2011-11-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100691927B1 (ko) * | 1998-12-30 | 2007-12-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| DE19919110C2 (de) * | 1999-04-27 | 2002-06-27 | Infineon Technologies Ag | Verfahren zum Strukturieren einer Metall- oder Metallsilizidschicht sowie ein mit diesem Verfahren hergestellter Kondensator |
| DE19929307C1 (de) | 1999-06-25 | 2000-11-09 | Siemens Ag | Verfahren zur Herstellung einer strukturierten Schicht und dadurch hergestellte Elektrode |
| US6372574B1 (en) * | 2000-06-02 | 2002-04-16 | Micron Technology, Inc. | Method of forming a capacitor container electrode and method of patterning a metal layer by selectively silicizing the electrode or metal layer and removing the silicized portion |
| US6475911B1 (en) * | 2000-08-16 | 2002-11-05 | Micron Technology, Inc. | Method of forming noble metal pattern |
| KR100410716B1 (ko) * | 2001-03-07 | 2003-12-18 | 주식회사 하이닉스반도체 | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 |
| US20030197215A1 (en) * | 2002-02-05 | 2003-10-23 | International Business Machines Corporation | A dual stacked metal-insulator-metal capacitor and method for making same |
| US20030146492A1 (en) * | 2002-02-05 | 2003-08-07 | International Business Machines Corporation | Nitride etchstop film to protect metal-insulator-metal capacitor dielectric from degradation and method for making same |
| JP2004040059A (ja) * | 2002-07-08 | 2004-02-05 | Fujitsu Ltd | 半導体記憶装置の製造方法および半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142036A (ja) * | 1990-10-02 | 1992-05-15 | Toshiba Corp | 半導体装置の製造方法 |
| KR0171060B1 (ko) * | 1993-12-28 | 1999-03-30 | 스기야마 카즈히코 | 반도체장치의 제조방법 |
| JP3294041B2 (ja) * | 1994-02-21 | 2002-06-17 | 株式会社東芝 | 半導体装置 |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| JP2953974B2 (ja) * | 1995-02-03 | 1999-09-27 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| EP0793271A3 (en) * | 1996-02-22 | 1998-12-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a metal silicide film and method of fabricating the same |
| KR100230422B1 (ko) * | 1997-04-25 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
-
1997
- 1997-03-25 DE DE19712540A patent/DE19712540C1/de not_active Expired - Fee Related
-
1998
- 1998-03-04 TW TW087103132A patent/TW396612B/zh not_active IP Right Cessation
- 1998-03-17 DE DE59814007T patent/DE59814007D1/de not_active Expired - Fee Related
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- 1998-03-24 JP JP10095389A patent/JPH10270667A/ja not_active Withdrawn
- 1998-03-25 US US09/047,850 patent/US6136659A/en not_active Expired - Lifetime
- 1998-03-25 KR KR1019980010229A patent/KR100519240B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521932B1 (en) * | 1999-03-15 | 2003-02-18 | Hitachi, Ltd. | Semiconductor device with copper wiring connected to storage capacitor |
| US6639263B2 (en) | 1999-03-15 | 2003-10-28 | Hitachi, Ltd. | Semiconductor device with copper wiring connected to storage capacitor |
| US6965140B2 (en) | 1999-03-15 | 2005-11-15 | Hitachi, Ltd. | Semiconductor device including storage capacitor |
| JP2001237395A (ja) * | 2000-02-22 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Also Published As
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