JP2003031688A

JP2003031688A - 半導体装置の製造方法

Info

Publication number: JP2003031688A
Application number: JP2001217225A
Authority: JP
Inventors: Masahiro Kiyotoshi; 正弘清利; Soichi Yamazaki; 壮一山崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-07-17
Filing date: 2001-07-17
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】キャパシタの円柱形状の下部電極を電解めっき
法により形成する際、下部電極に接続するコンタクトプ
ラグの酸化を抑制すると共に、下部電極倒れを防止され
る構造を形成する。【解決手段】前記層間絶縁膜及びコンタクトプラグ上に
絶縁体からなるシリコン窒化膜１０９を形成する工程
と、シリコン窒化膜１０９上にルテニウム膜１１０を形
成する工程と、ルテニウム膜１１０上に絶縁体からなる
シリコン酸化膜１１１を形成する工程と、シリコン窒化
膜１０９，ルテニウム膜１１０，及びシリコン酸化膜１
１１を貫通する開口部１１２を形成する工程と、開口部
１１２内に電解めっき法によって、電極材を埋め込み下
部電極１１３を形成する工程と、シリコン酸化膜１１１
を選択的に除去する工程と、シリコン窒化膜１０９上の
ルテニウム膜１１０を除去する工程とをふくむ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に電解めっき法を用いてキャパシタの下
部電極を形成する方法に係わる。

【０００２】

【従来の技術】電子デバイスのサイズが小さくなってい
くことに伴い、電子デバイスの機能を単に回路構成のみ
で達成するばかりではなく、機能性薄膜等の材料自体の
特性を利用してデバイスの機能を実現することが有利に
なりつつある。例えばトランジスタの組み合わせで情報
の記憶動作を行うＳＲＡＭ（Static Random Access rea
d write Memory）、ＥＥＰＲＯＭ（Electrically Erasa
ble and Programmable Read Only Memory）、あるいは
トランジスタとキャパシタの組み合わせで情報の記憶動
作を行うＤＲＡＭ（Dynamic Random Access Memory）、
などの集積回路を従来のＭＯＳトランジスタとＭＯＳキ
ャパシタで実現することはこれらの素子のセル面積が縮
小されていくなかで非常に困難なものになっている。特
にキャパシタ素子は集積回路の最小加工寸法が小さくな
ってもＳ／Ｎ比を低下させないためには一定のキャパシ
タ容量を確保し続けていく必要があり、キャパシタ素子
のキャパシタ誘電体膜としてシリコン酸化膜やシリコン
窒化膜／シリコン酸化膜積層膜（ＮＯ膜）よりも高い誘
電率を発現するＴａ₂Ｏ₅，Ｂａ_xＳｒ_1-xＴｉＯ₃［ＢＳ
Ｔ］やＰｂＺｒ_xＴｉ_1-xＯ₃［ＰＺＴ］などの機能性材
料薄膜の採用が検討されるようになってきており、ＦＲ
ＡＭ（Ferroelectric Random Access read andwrite Me
mory）等の全く新しい機能をもったデバイスが提案され
はじめている。

【０００３】上記Ｔａ₂Ｏ₅，ＢＳＴやＰＺＴなどはキャ
パシタ誘電体膜として有望であるが、いずれも金属酸化
物であるために、従来キャパシタ電極として用いられて
きたドープト多結晶シリコン膜を電極として用いること
ができない。なぜなら、多結晶シリコンを電極として用
いた場合、金属酸化物であるキャパシタ誘電体膜成膜時
に多結晶シリコン表面が酸化されて形成されるシリコン
酸化物膜が低誘電率層としてはたらくためである。そこ
で高（強）誘電体膜を用いて集積度の高い半導体集積回
路のキャパシタ素子を形成するうえで、電極材としては
酸化されにくく、酸化されても導電体である白金、ルテ
ニウム等の貴金属が有望である。

【０００４】また、微細なキャパシタ電極として利用す
るためには、ＲＩＥ等の異方性エッチングで微細加工を
行うか、ダマシーン技術で加工するために微細な開口部
ヘの埋め込みを行う必要がある。しかし、概して貴金属
は化学的に不活性であるために、精度よく形状をコント
ロールしてエッチングすることが困難であり、また高融
点金属であるために、従来配線技術等で行われていた金
属の溶融を利用して開口部ヘ埋め込む方法も困難、また
貴金属は高価であるために従来微細なコンタクトホール
や開口部ヘの埋め込み技術として用いられてきたＣＶＤ
法は原料の使用効率が低いために、実用化にはスパッタ
技術等に比べて高すぎるコストが問題になっていた。

【０００５】そこで、貴金属電極の形成方法として、従
来のＣＶＤ法やスパッタ法にかわって、めっきを用いる
方法が提唱されている。すなわち、キャパシタ下部電極
の形状の開口部をあらかじめ形成した鋳型層に電解めっ
き法により貴金属膜を形成し、化学的機械研磨法（ＣＭ
Ｐ法）により、貴金属膜を加工する。これによりドライ
エッチング法を用いることなく、貴金属原料使用量も最
小限に抑えて微細な貴金属キャパシタ電極を形成するこ
とができる。めっき法には電解めっきと無電解めっきが
あるが、貴金属膜の場合、一旦成膜してしまうと、既に
述べたようにエッチングで除去することが困難なので、
選択成長が可能な電解めっき法が適している。

【０００６】従来、電解めっき法で貴金属電極を形成す
る方法として二通りの方法が提唱されていたが、これら
の方法のいずれにもそれぞれ以下に記述するような問題
があった。

【０００７】第一の方法は基板上に鋳型層を形成し、キ
ャパシタ電極となる穴を前記鋳型層に形成し、基板全面
にシード層を形成し、基板全面で貴金属膜を成長させる
（従来例として特開平１１−２５１５５０号公報）。以
下はその一例である。

【０００８】図６（ａ）に示すように、図示されない半
導体基板上にトランジスタ、素子分離領域、ビット線６
０６を形成し、層間絶縁膜６０７で被覆する。層間絶縁
膜６０７にコンタクトホールを形成し、バリアメタル、
タングステン膜を埋め込む。次にＣＭＰによりコンタク
トホール内以外の金属膜を取り除きコンタクトプラグ６
０８を形成する。シリコン窒化膜６０９、シリコン酸化
膜６１０を順次形成して鋳型層を形成し、公知のリソグ
ラフィ技術によりシリコン窒化膜６０９、シリコン酸化
膜６１０を加工して下部電極が形成される開口部６１１
を形成する。

【０００９】次いで、図６（ｂ）に示すように、基板全
面にシード層となる白金膜６１２をスパッタ法により形
成する。次いで、図６（ｃ）に示すように、白金膜６１
２をシードとして、電解めっき法により白金膜６１３を
成長させる。次いで、図６（ｄ）に示すように、ＣＭＰ
法により、開口部内以外の白金膜６１２，６１３を除去
する。次にウェットエッチングにより、シリコン酸化膜
６１０を除去することにより、キャパシタ下部電極とな
る白金膜が形成される。

【００１０】この方法ではコンタクトプラグとキャパシ
タ下部電極とのあわせずれがおきても、コンタクトプラ
グ上面が酸化性雰囲気に露出されないことが利点として
あげられる。しかし、この方法には以下のような問題が
あった。

【００１１】立体構造の下部電極を用いる動機が立体下
部電極の側壁を利用することにあるので、アスペクト比
が大きい（０．１ミクロン世代で５以上になることが想
定される）開口部にめっき貴金属膜の埋め込みを行う必
要があり、開口部の底までシード層を形成する必要があ
り、スパッタ法による形成が困難になることが予測され
る。また、電解めっきのシード層は基板全面に形成され
てしまうために、電解めっきによって形成される貴金属
膜も基板全面に形成され、この貴金属膜をＣＭＰにより
加工する必要がある。そのため、極めて厚い貴金属膜を
加工する困難さがともなう。また、シード膜をスパッタ
法で形成する場合、通常開口部上部側でシード膜厚が厚
くなった形状になりやすいので、電解めっきを行った場
合、開口部上部付近の膜中に“す”ができやすくなるた
めに、ＣＭＰ加工時に“す”の部分にスラリーがしみこ
む等の問題がおこりやすい。また、下部電極を形成する
ために最終的に鋳型層の除去が必要になるが、鋳型層除
去の際に密着性の低いシード層（本例ではスパッタ白金
膜）と鋳型層（本例ではシリコン窒化膜）の間をエッチ
ング液が浸透して、図５（ｆ）に示すように下層の層間
絶縁膜等を侵食する危険性がある。

【００１２】第二の方法は、基板上にシードとなる導体
膜を形成した後に鋳型層を形成し、キャパシタ電極とな
る穴を前記鋳型層に形成し、穴内にのみ露出している導
体膜をシードとして電解めっきを行う（特開平１１−２
６５９８４号公報）。これによりシード膜のカバレッジ
の問題がなくなり、まためっき膜を選択成長させること
で、余分な貴金属膜を除去する作業を軽減することがで
きる。以下はその一例である。

【００１３】先ず、図７（ａ）に示すように、図示され
ない半導体基板上にトランジスタ、素子分離領域、ビッ
ト線７０６を形成し、層間絶縁膜７０７で被覆する。層
間絶縁膜７０７上にシリコン窒化膜７０８を形成したあ
とに公知のリソグラフィ技術によりコンタクトホールを
形成し、バリアメタル、タングステン膜を埋め込む。次
にＣＭＰによりコンタクトホール内以外の金属膜を取り
除きコンタクトプラグ７０９を形成する。次にルテニウ
ム膜７１０、鋳型層となるシリコン酸化膜７１１を順次
形成し、公知のリソグラフィ技術によりシリコン酸化膜
７１１を加工して下部電極となる開口部７１２を形成す
る。

【００１４】次いで、図７（ｂ）に示すように、開口部
７１２内に露出した前記ルテニウム膜７１０をシードと
して、電解めっき法により白金膜７１３を選択成長させ
る。ここで電解めっき時間を制御することにより、白金
膜７１３を開口部内部にのみ形成することが可能であ
る。次いで、図７（ｃ）に示すように、ウェットエッチ
ングにより、シリコン酸化膜７１１を除去し、ルテニウ
ム膜７１０を露出させる。この状態では白金膜７１３は
電気的につながっているので、図７（ｄ）に示すよう
に、白金膜７１３をマスクとしてシードのルテニウム膜
７１０をＲＩＥ法でエッチングすることにより、白金膜
７１３が電気的に分離される。

【００１５】この方法では、貴金属膜は鋳型層の穴内部
にのみ選択的に成長させることができるので、前述の第
一の方法に比して不要な貴金属膜の除去工程が不要であ
るという利点がある。また、この方法では貴金属膜は穴
の底から成長するので、“す”が生じないという利点も
ある。

【００１６】しかし、本方法にも以下のような問題があ
った。第一にシード層を全面に形成したあとに、鋳型層
の穴を形成するために、リングラフィ工程でのあわせず
れにより、コンタクトプラグと、鋳型層の穴、すなわち
キャパシタ下部電極との位置がずれてしまった場合、コ
ンタクトプラグ上部が誘電体膜形成時の酸化性雰囲気に
対して露呈され酸化されてしまう可能性がある。

【００１７】また、本方法では加工が終了した段階では
貴金属下部電極は基板と底部でのみ接触している。一般
に貴金属は下地との密着性が低いので、この貴金属下部
電極の柱は容易に倒れることが懸念される。シード層と
して基板と密着性の高い金属乃至金属化合物膜、例えば
ＴｉやＴｉＮを用いることで密着性の問題は回避可能で
あるが、ＴｉやＴｉＮは酸化されやすいので、誘電体膜
成膜時の酸化性雰囲気で酸化されてしまうという新たな
問題が発生する。

【００１８】このようにめっき法を用いて、高誘電体キ
ャパシタの下部電極を形成する従来技術にはいずれも実
用上の問題があった。

【００１９】

【発明が解決しようとする課題】上述したように、キャ
パシタの下部電極を電解めっき法を用いて形成する場
合、開口部上部付近の膜中に“す”ができやすくなるた
めに、ＣＭＰ加工時に“す”の部分にスラリーがしみこ
む等の問題がおこりやすい。また、下部電極が倒れやす
いという問題があった。

【００２０】本発明の目的は、キャパシタの円柱形状の
下部電極を電解めっき法により形成する際、下部電極内
の上部に“す”が形成されるのを防止すると共に、下部
電極倒れを防止される構造を形成し得る、半導体装置の
製造方法を提供することにある。

【００２１】

【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。

【００２２】（１）本発明（請求項１）に係わる半導体
装置の製造方法は、半導体基板上に、層間絶縁膜と、該
層間絶縁膜を貫通するホール内に埋め込まれたコンタク
トプラグとを形成する工程と、前記層間絶縁膜及びコン
タクトプラグ上に、絶縁体からなる電極支持層を形成す
る工程と、前記電極支持層上に導体膜を形成する工程
と、前記導体膜上に絶縁体からなる鋳型層を形成する工
程と、前記鋳型層、導体膜、電極支持層を貫通し、前記
コンタクトプラグの表面が露出する開口部を形成する工
程と、前記開口部内に電解めっき法によって、電極材を
埋め込み下部電極を形成する工程と、前記下部電極を残
しつつ、前記鋳型層を選択的に除去する工程と、前記電
極支持層上の導体膜を除去する工程と、前記下部電極の
表面に、金属酸化物からなるキャパシタ絶縁膜と上部電
極とを順次形成する工程とを含むことを特徴とする。

【００２３】本発明の好ましい実施態様を以下に記す。
電解めっき法を用いた電極材の埋め込み時に、前記導体
膜がシード層として用いられること。前記開口部内に選
択的に形成され、導体膜と電気的に接続する第２の導体
膜を形成し、電解めっき法を用いた電極材の埋め込み時
に、第２の導体膜がシード層として用いられること。前
記下部電極を構成する電極材は、Ｒｕ，Ｐｔ，Ｉｒ，Ｐ
ｄ，Ｏｓ，Ｒｅ，及びＲｈの少なくとも一つを主たる構
成要素として含むこと。前記導体膜は、Ｒｕ，Ｐｔ，Ｉ
ｒ，Ｐｄ，Ｏｓ，Ｒｅ，及びＲｈの少なくとも一つを主
たる構成要素として含むこと。

【００２４】［作用］本発明は、上記構成によって以下
の作用・効果を有する。

【００２５】開口部の側面の底面側に露出する導体膜或
いは第２の導体膜をシード層に用いて電極材の電解めっ
きを行い、開口部の底部側から選択的にめっき成長させ
ることで、周辺からめっき成長してきた電極材膜が開口
部中心付近で会合することによって生じる“す”がキャ
パシタ電極の底側に形成されるので、キャパシタ上部の
形状がなめらかになる、キャパシタ上部から“す”を介
して、スラリーが浸透する、或いは酸素等が拡散する問
題がおこらない。

【００２６】下部電極の根元は電極支持層内部に埋め込
まれた形状になるため、倒れにくくなる。そのため、貴
金属等の下地密着性の悪い金属もキャパシタ電極として
用いることができる。

【００２７】下部電極とコンタクトプラグとの合わせず
れが生じても、コンタクトプラグの表面には支持層が形
成されているので、金属酸化物からなるキャパシタを形
成しても、プラグの表面が酸化されることがない。

【００２８】前記導体膜又シード層内の側面に選択的に
形成された第２の導体膜を電解めっき法におけるシード
層とし、電極材を電解めっき法で成長させることで、電
極材を開口部内に選択的に成長させることができるの
で、電極材の加工が不要、或いは最小限ですませること
ができる。

【００２９】前記電解めっき法におけるシード層とし
て、前記開口部に選択的に形成された第２の導体膜を用
いることにより、下部電極に形成される“す”の位置が
底面側に位置するようになり、より厚い電極支持層を用
いることができるようになり、電極が倒れることを抑止
する効果が大きくなる。

【００３０】一般に、Ｒｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，
Ｒｅ，及びＲｈ等の貴金属は蒸気圧の高い化合物が少な
く化学的にも安定なので微細加工が困難だが、本方法で
は貴金属を選択成長させることができるので、微細加工
が容易にできる。貴金属を選択的に形成するので、通常
必要になる貴金属のエッチバック工程が不要である。

【００３１】酸化されにくく酸化物高誘電体キャパシタ
の電極として適している貴金属をシード層の導体膜とし
て用いることで、開口部内に前記電極材を残して、前記
鋳型層を除去し、残した電極材を分離することでキャパ
シタ電極を形成する工程で、前記導体膜を完全に除去す
る必要がなくなる。例えばドライエッチングが比較的容
易なＲｕ，Ｏｓ或いはＲｕＯ₂等を導体膜として用いる
場合は、各キャパシタ電極が電気的に分離される程度の
最小限のエッチングを行えばよい。

【００３２】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。

【００３３】［第１実施形態］本発明の第１の実施例を
図１を参照して説明する。

【００３４】先ず、図１（ａ）に示すように、例えば不
純物濃度５×１０¹⁵ｃｍ^-3程度の（１００）面のｐ型又
はｎ型のシリコン基板１０１の表面に、ｎチャネルトラ
ンジスタ形成領域にはｐウェル、またｐチャネルトラン
ジスタ形成領域にはｎウェルを形成する（不図示）。次
いで、例えば反応性イオンエッチング（ＲＩＥ）を用い
て、素子領域以外の領域のシリコン基板１０１に深さ
０．２μｍ程度の溝を掘りこんだ後に、溝に絶縁膜を埋
め込み、いわゆるＳＴＩ（Shallow Trench Isolation）
技術を用いた素子分離層１０２を形成する。

【００３５】次に、トランジスタのゲート絶縁膜として
厚さ６０ｎｍ程度のゲート酸化膜１０３ａを形成する。
メモリセル部ではワード線となるゲート電極材１０３ｂ
を堆積する。なお、本実施形態では説明を省いたが、抵
抗を小さくするためにいわゆるポリサイド構造（例えば
ポリＳｉ膜とＷＳｉ₂膜の多層膜。それぞれ５０ｍｍ程
度の膜厚）を用いても良いし、他の構造、例えば、単純
なポリＳｉ層のみやポリＳｉ層とＷ膜を用いた積層膜構
造でもよい。

【００３６】次いで、ゲート電極材１０３ｂ上に、シリ
コン窒化膜（Ｓｉ₃Ｎ₄）からなるゲートキャップ層１０
３ｃを形成する。その後、ゲートキャップ層１０３ｃ上
のゲート電極の形成領域に、図示されないレジスト膜を
形成し、続いてこのレジスト膜をマスクに用いてゲート
キャップ層１０３ｃを加工してレジスト膜を除去する。
そして、ゲートキャップ層１０３ｃをマスクとして、ゲ
ート電極材１０３ｂをパターニングすることによって、
メモリセル部ではワード線となるゲート電極１０３ｂを
形成する。

【００３７】図示されないレジスト膜を形成した後、こ
のレジスト膜、ゲートキャップ層１０３ｃ，ゲート電極
１０３ｂをマスクとして、ソース／ドレイン拡散層とな
るｎ ^-型又はｐ^-型の不純物拡散層をシリコン基板１０
１の所望の領域の表面に、例えばイオン注入法により形
成する。

【００３８】全面に例えば膜厚２０ｎｍ程度のシリコン
窒化膜（Ｓｉ₃Ｎ₄）をＬＰ−ＣＶＤ法により堆積した
後、シリコン窒化膜に対してＲＩＥ法によるエッチング
を行い、ゲート電極の側壁部に側壁絶縁膜１０３ｄを形
成した後、レジスト膜と側壁絶縁膜１０３ｄ及びゲート
キャップ層１０３Ｃとをマスクにして所望の領域にイオ
ン法入法でｎ⁺（又はｐ⁺）型の不純物拡散層を形成す
ることによって、ＬＤＤ構造のソース／ドレイン拡散層
１０３ｅを形成する。

【００３９】次に、例えばＣＶＤ法でＢＰＳＧからなる
第１の層間絶縁膜１０４を堆積した後、第１の層間絶縁
膜１０４の表面を例えば、ＣＭＰ（Chemical Mechanica
l Polish）法を用いて全面を研磨して平坦化する。この
ＣＭＰ法による第１の層間絶縁膜１０４の平坦化によ
り、ウェハ全面がほぼ全面に渡って平坦化される。

【００４０】次に、第１の層間絶縁膜１０４上に開口パ
ターンを有するレジスト膜を形成した後、第１の層間絶
縁膜１０４をエッチングし、第１の層間絶縁膜１０４に
それぞれのソース／ドレイン拡散層１０３ｅに接続する
コンタクトホールを形成する。

【００４１】レジスト膜を除去した後、全面にリン（Ｐ
⁺）や砒素（Ａｓ⁺）等を不純物としてドーピングした
ｎ⁺型のポリシリコン層をＬＰ−ＣＶＤ法により堆積し
た後、ＣＭＰ法やＲＩＥを用いたエッチバック法を用い
てコンタクトホールにｎ⁺型のポリシリコンからなるコ
ンタクト１０５を完全に埋め込み形成する。この埋め込
まれたｎ⁺型のポリシリコンからなるコンタクト１０５
は、ソース／ドレイン拡散層１０３ｅと電気的に接続さ
れている。

【００４２】次に、第１の層間絶縁膜１０４上にソース
／ドレイン拡散層１０３ｅに接続するビット線１０６を
形成する。次いで、ビット線１０６を覆う第２の層間絶
縁膜１０７を堆積する。第２の層間絶縁膜１０７にビッ
ト線１０６に接続されていないコンタクト１０５が露出
するコンタクトホールを形成する。コンタクトホール内
に、バリアメタル１０８ａ及びタングステン膜１０８ｂ
を埋め込む。ＣＭＰにより第２の層間絶縁膜１０７上の
金属膜を取り除いて、コンタクトホール内にコンタクト
１０５を介してソース／ドレイン拡散層１０３ｅに接続
するコンタクトプラグ１０８を形成する。

【００４３】次いで、図１（ｂ）に示すように、電極支
持層となるシリコン窒化膜１０９をＬＰＣＶＤにより５
０ｎｍ形成する。次にシリコン窒化膜１０９上にルテニ
ウム膜（導体膜）１１０をスパッタ法により２０ｎｍ形
成する。次にルテニウム膜１１０上に鋳型層の犠牲膜と
してシリコン酸化膜１１１をプラズマＣＶＤ法により５
００ｎｍ形成する。

【００４４】次いで、全面にレジストを塗布し、フォト
リソグラフィ技術によって、キャパシタのマスタパター
ンを形成する。レジストをマスクにしてシリコン酸化膜
１１１をエッチング加工した後、アッシングによってレ
ジスト膜を除去する。更に加工したシリコン酸化膜１１
１をマスクにして、ルテニウム膜１１０及びシリコン窒
化膜１０９をエッチング加工し、図１（ｃ）に示すよう
に、キャパシタ下部電極が形成される開口部１１２を形
成する。この開口部１１２の底面にはコンタクトプラグ
１０８が露出している。

【００４５】次いで、開口部１１２側壁に露出したルテ
ニウム膜１１０をシード層として電解めっき法により白
金膜１１３を開口部１１２内に選択的に成長させる。め
っき法の条件は以下のようなものである。

【００４６】めっき溶液をＰｔＣｌ₄５Ｈ₂Ｏ（５〜１
００ｇ／Ｌ）、ＨＣｌ（５〜１００ｇ／Ｌ）、ＮＨ₄Ｃ
ｌ（１０〜１００ｇ／Ｌ）およびＮＨ₃（２８％水溶
液）で構成し、０．５＜ｐＨ＜２．５、溶液温度を室
温、電流密度０．００５〜０．１Ａ／ｃｍ²とした。

【００４７】なお、以降の製造工程の説明において、図
２（ｄ）〜図２（ｈ）では、シリコン基板１０１，素子
分離層１０２，トランジスタ１０３，第１の層間絶縁膜
１０４，及びコンタクト１０５の図示を省略している。

【００４８】図２（ｄ）に示すように、電解めっきで形
成される白金膜１１３はシード層のルテニウム膜１１０
の側壁露出部からほぼ等方的に成長し、シリコン窒化膜
１０９にそって成長してコンタクトプラグ１０８表面に
達する。これで白金膜（下部電極）１１０とコンタクト
プラグ１０８との接続が達成される。

【００４９】白金膜１１３は更に成長し、開口部１１２
の断面を完全に埋めるに至ると上方に向かって成長す
る。図２（ｅ）に示すように、めっき時間を適切に調整
することで、開口部内で白金の成長をとどめることがで
き、シリコン窒化膜１０９上に白金膜が形成されないよ
うにすることができる。

【００５０】次いで、図２（ｆ）に示すように、ウェッ
トエッチングでシリコン酸化膜１１１を除去する。この
とき、白金膜１１３とシード層のルテニウム膜１１０は
強固につながっているので、シード層のルテニウム膜１
１０とシリコン窒化膜１０９との間にエッチング液がし
みこんで、第２の層間絶縁膜１０７がエッチングされる
等の問題がおこらないという利点がある。

【００５１】次いで、図２（ｇ）に示すように、ＲＩＥ
により前記シード層のルテニウム膜１１０をエッチング
して除去する。以上によりキャパシタ下部電極形状の白
金膜１１３が形成される。この工程で、白金膜１１３の
周りに多少のルテニウム膜１１０が残っていても良い。

【００５２】ここで、ルテニウム膜１１０のように酸化
されにくい貴金属を導体膜として用いることにより、導
体膜を完全に除去する必要はない。特に、ルテニウム膜
やオスミウム（Ｏｓ）膜，或いはルテニウム酸化（Ｒｕ
Ｏ₂）膜のドライエッチングが比較的容易な材料を導体
膜として用いている場合は、各キャパシタ電極が電気的
に分離される程度の最小限のエッチングを行えばよい。

【００５３】次いで、図２（ｈ）に示すように、ＣＶＤ
法によりＢａ_xＳｒ_1-xＴｉＯ₃膜１１４、更に上部電極
となるルテニウム膜１１５を形成する。続いてフォトリ
ソグラフィ技術及びＲＩＥ技術によりルテニウム膜を加
工することにより、メモリセル領域が形成される。続い
て絶縁膜及び配線を形成することにより半導体装置が形
成されるが以下の工程は省略する。

【００５４】以上説明したように、白金膜１１３（下部
電極）とコンタクトプラグ１０８との合わせずれが生じ
ても、コンタクトプラグ１０８の表面には支持層１０９
が形成されるので、金属酸化物からなるキャパシタ絶縁
膜を形成する際に、コンタクトプラグ１０８の表面が酸
化されることがない。

【００５５】また、白金膜１１３（下部電極）は、その
根元が支持層１０９内部に埋め込まれた形状になるた
め、倒れにくくなる。そのため、貴金属等の下地密着性
の悪い金属もキャパシタ電極として用いることができ
る。

【００５６】開口部側面の底部に露出するルテニウム膜
１１０をシード層に用いて、白金膜１１３の電解めっき
を行うことにより、シード層の周辺からめっき成長して
きた白金１１３膜が開口部中心付近で会合することによ
って生じる「す」が電極の底側に形成されるので、キャ
パシタ上部の形状がなめらかになる。また、キャパシタ
上部から「す」を介して、酸素等が拡散する問題がおこ
らない。

【００５７】白金膜１１３を、開口部１１２の底部側か
ら選択的にめっき成長させることで、周辺からめっき成
長してきた電極材が開口部中心付近で会合することによ
って生じる「す」が白金膜１１３の底側に形成されるの
で、キャパシタ上部の形状がなめらかになる。また、キ
ャパシタ上部から「す」を介して、酸素等が拡散する問
題がおこらない。

【００５８】なお、ここではめっき法で形成する電極膜
としては白金を用いたが、ルテニウム膜、イリジウム膜
を用いることも、可能である。

【００５９】また、シード層として窒化チタン膜、窒化
タンタル膜、窒化タングステン膜、タンタル膜を用いる
こと可能である。

【００６０】貴金属でない導電膜をシードに用いる利点
として、ドライエッチングでの除去が容易である、従来
半導体製造プロセスで用いられていた金属乃至金属化合
物膜がそのまま使える、従ってシード膜による金属汚染
の問題を考慮する必要がない、従ってシード膜上にプラ
ズマＣＶＤで形成されたシリコン等の犠牲膜を形成する
際の犠牲膜形成装置の汚染等の問題を回避することがで
きる等があげられる。

【００６１】シード層として窒化チタン膜を用いても、
本発明の方法ではシード膜を最終的に完全に除去してし
まうことができ、高誘電体膜成膜時に酸化されてしまう
問題がないので、窒化チタン膜、窒化タンタル膜、窒化
タングステン膜、タンタル膜等の貴金属でない導電膜を
用いることが可能である。

【００６２】また、キャパシタ絶縁膜として、ＳｒＢｉ
₂Ｔａ₂Ｏ₉（ＳＢＴ）膜等の強誘電体を用いて、ＦｅＲ
ＡＭのメモリセルを形成することも可能である。

【００６３】（第２の実施形態）本実施形態ではシード
層として犠牲膜の下にスパッタで形成しておいたルテニ
ウム膜とロング・スロー・スパッタ（ＬＴＳ）法で形成
したルテニウム膜とを併用することで・キャパシタ下部
電極を深く支持膜内に埋め込んだ構造を形成するもので
ある。これにより、アスペクト比の大きい下部電極を形
成しても、電極が倒れる等の問題を抑止することができ
る。

【００６４】図３，図４は本発明の第２の実施形態に係
わる半導体装置の製造工程を示す工程断面図である。第
１の実施形態において図１（ａ）〜図１（ｃ）を用いて
説明した工程を用いて、図３（ａ）に示すような構造を
形成する。なお、本図（図３（ａ））、並びに図３
（ｂ）〜図４（ｈ）では、シリコン基板１０１，素子分
離層１０２，トランジスタ１０３，第１の層間絶縁膜１
０４，及びコンタクト１０５の図示を省略している。

【００６５】次いで、図４（ｂ）に示すように、ロング
・スロー・スパッタ法でルテニウム膜３１０を基板全面
（開口部１１２の側壁に形成される）に形成する。次い
で、図４（ｃ）に示すように、ＲＩＥ技術でエッチバッ
クすることにより、開口部１１２側壁部にのみルテニウ
ム膜３１０を残存させる。

【００６６】次いで、ルテニウム膜３１０をシード層と
して電解めっき法によりルテニウム膜を前記開口部内に
選択的に成長させる。それぞれの開口部１１２内のルテ
ニウム膜３１０はルテニウム膜１１０によって電気的に
接続されているので、電解めっき法により開口部内のル
テニウム膜３１０をシード層として用いて、開口部内に
ルテニウム膜を選択成長させることができる。図６に示
した従来の製法では、開口部の側壁にルテニウム膜を選
択的に残すと、それぞれの開口部内のルテニウム膜は、
電気的に接続していないために、電解めっきを行うこと
ができない。

【００６７】ルテニウム膜のめっき条件は以下のような
ものである。めっき液は、ＲｕＮＯＣｌ₃（１〜１０ｇ
／Ｌ）及びＨ₂ＳＯ₄（５０〜１００ｇ／Ｌ）で構成し、
０．５＜ＰＨ＜３、溶液温度を５５℃から７７℃に加熱
し、電流密度０．００１〜０．０３Ａ／ｃｍ²とした。

【００６８】電解めっきで形成されるルテニウム膜３１
３は、開口部１１２側壁のルテニウム膜３１０からほぼ
等方的に成長し、図４（ｄ）に示すように、コンタクト
プラグ１０８表面に達し、開口部１１２下部を埋め尽く
す。これでルテニウム膜３１３（キャパシタ下部電極）
とコンタクトプラグ１０８との接続が達成される。

【００６９】ルテニウム膜３１３は更に成長し、上方に
向かって成長する。めっき時間を適切に調整すること
で、開口部１１２内でルテニウム膜３１３の成長をとど
めることもできる。本実施形態では、図４（ｅ）に示す
ように、キャパシタ下部電極の上面形状を整えるために
ルテニウム膜３１３が開口部からはみ出した状態でめっ
きを終了させる。

【００７０】次いで、図４（ｆ）に示すように、ＣＭＰ
技術により、開口部外にはみ出したルテニウム膜３１３
を除去し、開口部内へのルテニウム膜３１３の埋め込み
が行われる。

【００７１】シード層であるルテニウム膜３１０はシリ
コン酸化膜の上に形成されておらず、開口部からルテニ
ウム膜がはみ出す状態で電解めっきを終了させても、シ
リコン酸化膜上に厚いルテニウム膜が形成されない。よ
って、このＣＭＰ工程で、ルテニウム膜３１３の除去が
容易に行われる。

【００７２】次いで、図４（ｇ）に示すように、ウェッ
トエッチングでシリコン酸化膜１１１を除去し、ＲＩＥ
によりルテニウム膜１１０をエッチングして除去する。
以上によりキャパシタ下部電極としてのルテニウム膜３
１３が形成される。

【００７３】次いで、図４（ｈ）に示すように、ＣＶＤ
法によりＢａ_xＳｒ_1-xＴｉＯ₃膜１１４、更に上部電極
となるルテニウム膜１１５を形成する。続いて、フォト
リソグラフィ技術及びＲＩＥ技術によりルテニウム膜を
加工することにより、メモリセル領域が形成された。続
いて絶縁膜及び配線を形成することにより半導体装置が
形成されるが以下の工程は省略する。

【００７４】本実施形態によれば、電解めっき法におけ
るシード層として、前記開口部に選択的に形成されたル
テニウム膜３１０（第２の導体膜）を用いることによ
り、下部電極に形成される“す”の位置が底面側に位置
するので、より厚い電極支持層を用いることができるよ
うになり、電極が倒れることを抑止効果が大きくなる。

【００７５】開口部内のスパッタ法で形成されるルテニ
ウム膜は、開口部の側壁に露出するルテニウム膜によっ
て、電気的に接続されているので、開口部の底まで形成
する必要がなく、側壁のみに形成されればよい。従っ
て、スパッタ法を用いて容易にシード層を形成すること
ができる。

【００７６】また、全面にシード層を形成した後、側壁
残しＲＩＥを行って、鋳型層上のルテニウム膜を除去す
ることによって、基板全面に厚いめっき膜が形成される
ことがない。よって、貴金属膜の加工が容易である。

【００７７】（第３の実施形態）本発明の第３の実施形
態を図５を参照して説明する。本実施例ではシード層と
してスパッタで形成したルテニウム膜とＣＶＤで形成し
たルテニウム膜とを併用することで、キャパシタ下部電
極を深く支持膜内に埋め込んだ構造を形成するものであ
る。ＣＶＤ−Ｒｕは適切な成膜条件を選定することで、
選択成長をさせることが可能なので第２の実施形態で行
ったような側壁残しＲＩＥ工程は不要である。

【００７８】第１の実施形態において図１（ａ）〜図１
（ｃ）を用いて説明した工程を用いて、図５（ａ）に示
すような構造を形成する。なお、本図（図４（ａ））、
並びに図５（ａ）〜図５（ｈ）では、シリコン基板１０
１，素子分離層１０２，トランジスタ１０３，第１の層
間絶縁膜１０４，及びコンタクト１０５の図示を省略し
ている。

【００７９】次に、図５（ｂ）に示すように、ＣＶＤ法
でルテニウム膜４１０を形成する。ＣＶＤ原料ガスとし
てＲｕ（ＥｔＣｐ）₂［Ｒｕ（Ｃ₅Ｈ₄（Ｃ₂Ｈ₅））₂］及
び酸素ガスを用い、成膜温度３００℃、成膜圧力５０Ｐ
ａでＣＶＤを行うと、ルテニウム膜は選択成長をするよ
うになり、シードとなるルテニウム膜上及びルテニウム
膜の近傍（〜１ミクロン）にのみ成長するようになる。
従って、ルテニウム膜４１０は、ルテニウム膜１１０の
近傍にのみ成長するので、開口部１１２の底部を被覆す
るかたちで成長する。

【００８０】次いで、図５（ｃ）に示すように、開口部
１１２底部にＣＶＤにより成長させたルテニウム膜４１
０をシード層として電解めっき法によりルテニウム膜４
１３を前記開口部内に選択的に成長させる。めっき法の
条件は以下のようなものである。

【００８１】めっき浴をＲｕＮＯＣｌ₃（１〜５０ｇ／
Ｌ）、ＨＣ１（５〜１００ｇ／Ｌ）、ＮＨ₄Ｃ１（１０
〜１００ｇ／Ｌ）およびＮＨ₃（２８％水溶液）で構成
し、０．５＜ＰＨ＜３、溶液温度を室温に保持し、電流
密度０．００５〜０．０５Ａ／ｃｍ²とした。

【００８２】電解めっきで形成されるルテニウム膜４１
３は、図５（ｃ）に示すように、シード層のルテニウム
膜４１０からほぼ等方的に成長し、コンタクトプラグ４
０６表面に達し、開口部下部を埋め尽くす。これでルテ
ニウムキャパシタ下部電極とコンタクトプラグの接続が
達成される。

【００８３】ルテニウム膜４１３は更に成長し、上方に
向かって成長する。めっき時間を適切に調整すること
で、図５（ｄ）に示すように、開口部内でルテニウムの
成長をとどめる。次に、基板全面にレジスト膜４１４を
塗布し、ＣＭＰ技術により、開口部外にはみ出した、シ
リコン酸化膜上のレジスト膜４１４を除去する。

【００８４】次いで、図５（ｅ）に示すように、ウェッ
トエッチングでシリコン酸化膜１１１を除去し、ＲＩＥ
によりレジスト膜４１４をマスクに用いてルテニウム膜
１１０をエッチングして除去し、更にアッシングによ
り、前記レジスト膜４１４を除去する。以上によりキャ
パシタ下部電極となるルテニウム膜４１０が形成され
る。

【００８５】次いで、図５（ｆ）に示すように、ＣＶＤ
法によりＢａ_xＳｒ_1-xＴｉＯ₃膜、更に上部電極となる
ルテニウム膜を形成する。続いてフォトリソグラフィ技
術及びＲＩＥ技術によりルテニウム膜を加工することに
より、メモリーセル領域が形成された。続いて絶縁膜及
び配線を形成することにより半導体装置が形成されるが
以下の工程は省略する。本実施形態では、選択成長をさ
せることが可能なので第２の実施形態で行ったような側
壁残しＲＩＥ工程は不要となる。

【００８６】なお、本発明は、上記実施形態に限定され
るものではない。例えば、下部電極を構成する電極材、
及び導体膜としては、Ｒｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，
Ｒｅ，及びＲｈの少なくとも一つを主たる構成要素とし
て含む物質を用いることができる。その他、本発明は、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とが可能である。

【００８７】

【発明の効果】以上説明したように本発明によれば、下
部電極とコンタクトプラグとの合わせずれが生じても、
コンタクトプラグの表面には支持層が形成されるので、
金属酸化物からなるキャパシタを形成しても、プラグの
表面が酸化されることがない。

【００８８】下部電極の根元は電極支持層内部に埋め込
まれた形状になるため、倒れにくくなる。そのため、貴
金属等の下地密着性の悪い金属もキャパシタ電極として
用いることができる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図２】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図３】第２の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図４】第２の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図５】第３の実施形態に係わる半導体装置の製造工程
を示す工程断面図。

【図６】従来の半導体装置の製造工程を示す工程断面
図。

【図７】従来の半導体装置の製造工程を示す工程断面
図。

【符号の説明】

１０１…シリコン基板１０２…素子分離層１０３…トランジスタ１０４…第１の層間絶縁膜１０５…コンタクト１０６…ビット線１０７…第２の層間絶縁膜１０８…コンタクトプラグ１０９…シリコン窒化膜１１０…ルテニウム膜１１１…シリコン酸化膜１１２…開口部１１３…白金膜１１４…Ｂａ_xＳｒ_1-xＴｉＯ₃膜１１５…ルテニウム膜

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ４４４ＢＦターム(参考） 4K024 AA12 AB01 AB15 AB19 BA11 BB12 FA05 GA16 4M104 AA01 BB01 DD02 DD04 DD08 DD19 DD26 DD37 DD52 EE16 EE17 FF13 FF14 FF16 FF22 GG09 GG16 GG19 HH13 HH20 5F083 AD10 AD42 AD48 ER02 GA27 JA02 JA14 JA17 JA32 JA35 JA38 JA39 JA40 JA53 JA56 MA05 MA06 MA17 MA20 NA01 PR00 PR03 PR05 PR09 PR21 PR22 PR36 PR40

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、層間絶縁膜と、該層間絶
縁膜を貫通するホール内に埋め込まれたコンタクトプラ
グとを形成する工程と、前記層間絶縁膜及びコンタクトプラグ上に、絶縁体から
なる電極支持層を形成する工程と、前記電極支持層上に導体膜を形成する工程と、前記導体膜上に絶縁体からなる鋳型層を形成する工程
と、前記鋳型層、導体膜、電極支持層を貫通し、前記コンタ
クトプラグの表面が露出する開口部を形成する工程と、前記開口部内に電解めっき法によって、電極材を埋め込
み下部電極を形成する工程と、前記下部電極を残しつつ、前記鋳型層を選択的に除去す
る工程と、前記電極支持層上の導体膜を除去する工程と、前記下部電極の表面に、金属酸化物からなるキャパシタ
絶縁膜と上部電極とを順次形成する工程とを含むことを
特徴とする半導体装置の製造方法。
【請求項２】電解めっき法を用いた電極材の埋め込み時
に、前記導体膜がシード層として用いられることを特徴
とする請求項１記載の半導体装置の製造方法。
【請求項３】前記開口部内に選択的に形成され、導体膜
と電気的に接続する第２の導体膜を形成し、電解めっき法を用いた電極材の埋め込み時に、第２の導
体膜がシード層として用いられることを特徴とする請求
項１に記載の半導体装置の製造方法。
【請求項４】前記下部電極を構成する電極材は、Ｒｕ，
Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，及びＲｈの少なくとも
一つを主たる構成要素として含むことを特徴とする請求
項１に記載の半導体装置の製造方法。
【請求項５】前記導体膜は、Ｒｕ，Ｐｔ，Ｉｒ，Ｐｄ，
Ｏｓ，Ｒｅ，及びＲｈの少なくとも一つを主たる構成要
素として含むことを特徴とする請求項１に記載の半導体
装置の製造方法。