JP4088052B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係わり、特に電解めっき法で電極を形成する技術に関するものである。
【０００２】
【従来の技術】
電子デバイスのサイズが小さくなっていくことに伴い、電子デバイスの機能を単に回路構成のみで達成するばかりではなく、機能性薄膜等の材料自体の特性を利用してデバイスの機能を実現することが有利になりつつある。例えばトランジスタの組み合わせで情報の記憶動作を行うＳＲＡＭ（Static Random Access read write Memory）、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、あるいはトランジスタとキャパシタの組み合わせで情報の記憶動作を行うＤＲＡＭ（Dynamic Random Access Memory）、などの集積回路を従来のＭＯＳトランジスタとＭＯＳキャパシタで実現することはこれらの素子のセル面積が縮小されていくなかで非常に困難なものになっている。特にキャパシタ素子は集積回路の最小加工寸法が小さくなってもＳ／Ｎ比を低下させないためには一定のキャパシタ容量を確保し続けていく必要があり、キャパシタ素子のキャパシタ誘電体膜としてシリコン酸化膜やシリコン窒化膜／シリコン酸化膜積層膜（ＮＯ膜）よりも高い誘電率を発現するＴａ2Ｏ5、ＳｒＴｉＯ3 、ＢａxＳｒ1-xＴｉＯ3 （ＢＳＴ）やＰｂＺｒxＴｉ1-xＯ3 （ＰＺＴ）などの機能性材料薄膜の採用が検討されるようになってきており、Ferroelectric Random Access read write Memory等の全く新しい機能をもったデバイスが提案されはじめている。
【０００３】
上記Ｔａ2Ｏ5、ＢａxＳｒ1-xＴｉＯ3 （ＢＳＴ）やＰｂＺｒxＴｉ1-xＯ3 （ＰＺＴ）などはキャパシタ誘電体膜として有望であるが、いずれも金属酸化物であるために、従来キャパシタ電極として用いられてきたドープト多結晶シリコン膜を電極として用いることができない。なぜなら、多結晶シリコンを電極として用いた場合、金属酸化物であるキャパシタ誘電体膜成膜時に多結晶シリコン表面が酸化されてシリコン酸化物膜が形成され、シリコン酸化物膜が低誘電率層としてはたらくためである。そこで高（強）誘電体膜を用いて集積度の高い半導体集積回路のキャパシタ素子を形成するためには、電極材料として酸化されにくい、又は酸化されても導電体である白金、ルテニウム等の貴金属が用いられる。貴金属を微細に加工するには、ＰＶＤ法あるいはＣＶＤ法で貴金属膜を形成した後に、ＲＩＥ等の異方性エッチングで微細加工を行う方法や、鋳型となる微細なキャビティ等へ貴金属膜を埋め込んだあとにＣＭＰ法で加工する方法があったが、貴金属は化学反応性が低く、また下地との密着性も低いので、いずれの方法でも加工しにくいという問題があった。特に非晶質状態で３０〜４０程度の誘電率を発現するＴａ2Ｏ5、Ａｌ2Ｏ3などをキャパシタ誘電体膜として用いる場合、キャパシタの実効的な面積を最大にしつつ、キャパシタセルの高さを抑えるために円筒状の電極の両面を利用するシリンダー（円筒）構造の採用が必須であり、またＢＳＴやＰＺＴを用いる場合にも平面キャパシタで所望の蓄積電荷密度や残留分極を確保することは困難になるために、少なくとも柱状に貴金属電極を加工する必要があった。しかし、概して貴金属は化学的に不活性であるために、シリンダー形状や柱状形状を形成するのには多くの問題があった。
【０００４】
ＰＶＤ法やＣＶＤ法と異なる貴金属膜の形成方法として、めっき法がある。めっき法はプロセス温度が低く（通常室温と同程度）、電解めっきによって選択成長を行う場合、貴金属の加工を殆ど要さない、真空プロセスでないため基板裏面汚染の抑制が装置的に容易である、プロセスコストが低く、装置をコンパクトにすることが可能である等の利点がある。
【０００５】
めっき法によってシリンダー形状の電極を形成する従来技術として以下の技術が提案されている。
【０００６】
基板上に鋳型層を形成し、キャパシタ電極となる穴を前記鋳型層に形成し、基板全面にスパッタ法によりシード層を形成し、基板全面で貴金属膜を成長させる（例えば、特開平１１−２５１５５０号公報）方法であり、銅配線形成工程などに広く実用化されている方法の応用である。以下にその一例を図９を参照して説明する。なお、以下の従来の製造方法では、層間絶縁膜に形成されたコンタクトホール内に埋め込み形成されたコンタクトプラグ上に下部電極を形成する工程のみを説明する。
【０００７】
図９（ａ）に示すように、層間絶縁膜１０７及びコンタクトプラグ１０８上にシリコン窒化膜９０９、シリコン酸化膜９１０を順次形成して鋳型層を形成し、公知のリソグラフィ技術によりシリコン窒化膜９０９、シリコン酸化膜９１０を加工して下部電極が形成されるキャビティ９１１を形成し、基板全面にシード層となるルテニウム膜９１２をスパッタ法により形成する。
【０００８】
次いで、図９（ｂ）に示すように、ルテニウム膜９１２をシードとして、電解めっき法によりルテニウム膜９１３を成長させる。ここで、ルテニウム膜９１３によって完全にキャビティ９１１内が埋め込められる前に成膜をとめ、キャビティ９１１内にフォトレジストを埋め込み、ＣＭＰを行うことでシリンダー状電極が形成できる。
【０００９】
次いで、図９（ｃ）に示すように、キャビティ９１１内にフォトレジスト膜９１４を埋め込み、ＣＭＰを行い、層間絶縁膜上の不要なルテニウム膜９１２，９１３を除去することでシリンダー状電極が形成できる。
【００１０】
次いで、図９（ｄ）に示すように、フォトレジスト膜９１４及びシリコン酸化膜９１０を除去することにより、シリンダー状のキャパシタ下部電極を形成する。
【００１１】
また、本方法では、ルテニウム膜９１３によって完全にキャビティ９１１内が埋め込めこんだ後、ＣＭＰを行ってシリコン酸化膜９１０上のルテニウム膜９１３を除去してシリコン酸化膜を除去することによって、円柱状の下部電極を形成することができる。
【００１２】
しかし、この製造方法には、以下のような問題があった。立体構造の下部電極を用いる動機は立体下部電極の側壁を利用することにあるので、０．１ミクロン世代でアスペクト比が５以上になることが想定される。キャビティ内にめっき貴金属膜の埋め込みを行う必要があり、かつ均一にめっき膜を成長させるにはキャビティの底までシード層を形成する必要があるが、スパッタ法によるキャビティ側壁への均一なシード形成は困難であり、そのためには厚くスパッタ膜を形成する必要があるのでシリンダーの壁の厚さを薄くすることが困難になると共に、アスペクト比の大きい立体構造の形式は困難であるという問題があった。アスペクト比が大きいキャビティに対して、スパッタ法でシード層を形成すると、底付近の側壁にはほとんどシード層が形成されない。
【００１３】
また、電解めっきのシード層は基板全面に形成されてしまうために、電解めっきによって形成される貴金属膜も基板全面に形成され、この厚い貴金属膜をＣＭＰにより加工する必要が生じるという問題があった。
【００１４】
また、鋳型層のシリコン酸化膜等をウエットエッチングで除去する際に（キャビティ形成の際通常いくらかテーパーのついた形状になるためＲＩＥによる完全な犠牲膜の除去は難しい）、密着性の悪い貴金属膜界面をエッチング液が浸透して下層の層間絶縁膜のシリコン酸化膜等をエッチングしてしまい空隙を発生させてしまう可能性が残るという問題があった。
【００１５】
このように、高誘電体キャパシタの下部電極、特にシリンダー形状電極を形成する従来技術にはいずれも実用上の問題があり、特にめっき法を用いるシリンダー電極の形成は不可能であると考えられた。
【００１６】
【発明が解決しようとする課題】
上述したように、キャビティ内に薄いシード層を均一に形成することが困難であり、円筒状の電極の側壁の厚さが厚くなり、表面積が小さくなると言う問題があった。
シリコン酸化膜等の絶縁体からなる鋳型層を除去する際に、下層の絶縁膜をエッチングしてしまい空隙を発生させる可能性があるという問題があった。
特に円柱状の電極を形成する際、鋳型層上の厚いめっき膜を除去することが困難であるという問題があった。
【００１７】
本発明の目的は、円筒状電極の側壁の厚膜化を防止すると共に、下層の絶縁膜をエッチングするおそれがない半導体装置の製造方法を提供することになる。
【００１８】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１９】
（１）本発明（請求項１）に係わる半導体装置の製造方法は、半導体基板上への導電体膜を含む犠牲層を形成する工程と、前記犠牲層に電解めっき法の鋳型となる空洞を形成する工程と、前記導電体膜をシード層として利用する電解めっき法により、前記空洞の表面に、金属膜を成長させ、円筒状の電極を形成する工程と、前記犠牲層を剥離して前記円筒状の電極を露出させる工程とを含むことを特徴とする。
【００２０】
本発明の好ましい実施態様を以下に記す。前記円筒状の電極を露出させた後、該電極の表面に絶縁膜及び電極を順次成膜してキャパシタ素子を形成すること。前記犠牲層として絶縁体からなる支持層と、前記導電体膜とを順次形成し、電解めっき法による前記金属膜の成長に先だって、前記空洞及び犠牲層上に、スパッタ法を用いて導電性スパッタ膜を成膜し、電解めっき法により前記金属膜を成長させる工程では、前記導電性スパッタ膜と前記導電体膜とを電解めっき法におけるシード層として利用し、前記犠牲層の除去工程では、前記支持層を残しつつ前記導電体膜を除去すること。
【００２１】
（２）本発明（請求項４）に係わる半導体装置の製造方法は、半導体基板上に電気伝導度が順次低くなるように複数層の導電体膜を形成することにより犠牲層を形成する工程と、前記犠牲層に電解めっき法の鋳型となる空洞を形成する工程と、前記導電体膜をシード層として利用する電解めっき法を用いて金属膜を成長させ前記空洞内に円柱状の電極を形成する工程と、前記犠牲層を剥離して、円柱状の電極を露出させる工程とを含むことを特徴とする。
【００２２】
本発明の好ましい実施態様を以下に記す。前記円柱状の電極を露出させた後、順次ＢＳＴからなる絶縁膜及び上部電極を形成してキャパシタ素子を形成すること。
【００２３】
前記円柱状の電極を露出させた後、前記電極の表面を覆う絶縁層を形成する工程と、前記絶縁層の表面を後退させて前記電極の上面を露出させる工程とを含むこと。
【００２４】
上記二つの発明に好ましい実施態様を以下に記す。前記犠牲層として、電気伝導度が順次低くなるように、複数層の導電体膜を形成すること。
前記犠牲層として基板上に、第１の導電体膜，絶縁体膜，第２の導電体膜，及び絶縁体膜を順次積層し、電解めっき法により、前記空洞内に金属膜を成長させる工程は、第１の導電体膜のみをシード層に利用して、前記空洞内の下部に前記金属膜を成長させる工程と、第１及び第２の導電体膜をシード層に利用した電解めっき法により前記金属膜を更に成長させる工程とを含むこと。
前記犠牲層を形成する工程では、最上層に絶縁体からなるめっき膜成長禁止層を形成し、電解めっき法による金属膜の成長工程では、金属膜を前記導電体膜の空洞内に露出した表面のみから選択成長させること。
【００２５】
前記めっき膜成長禁止層として、フォトレジスト膜を形成し、前記空洞は前記フォトレジスト膜をマスクに用いて前記導体膜をエッチングすることにより形成されること。
前記めっき膜成長禁止層は、前記導電体膜の表面の酸化により形成されること。
【００２６】
前記導電体膜として炭素膜を形成すること。
前記金属膜として、Ｐｔ、Ｐｄ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、及びＩｒの中から何れか一つ以上の元素を含む膜を成長させること。
【００２８】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００２９】
犠牲層の導電体膜を電解めっき法におけるシード層として利用することで、新たにシード層を形成する必要が無く、円筒状の電極の側壁の厚膜化を防止することができる。
【００３０】
めっき法を用いることでプロセス温度を室温にすることができる。したがって、犠牲層の耐熱性が不要になり、また犠牲層から汚染元素が電極金属膜形成時に熱拡散することがなくなるので、犠牲層として多様な膜種の選定が可能になる。これにより犠牲層の下層に影響を与えない(犠牲層の剥離液が下層に浸透して意図せざるエッチングをひきおこすなど)犠牲層の剥離が容易になる。
【００３１】
犠牲層と導電性スパッタ膜とをシード層として併用することで、導電性スパッタ膜の空洞側壁での段差被覆性が悪くても、シリンダー形状に影響を与えない。また、支持層を設けることでシリンダー形状電極の下部が支持層内部に埋め込まれた形状になるので、外的要因(衝撃など)によって電極乃至完成した立体キャパシタが倒れにくくなる。コンタクトプラグ表面が支持層または電極によって完全に被覆されるので、誘電体膜成膜時の酸化が抑止される。
【００３２】
導電性犠牲層と組み合わせた電解めっき法を用いることで、ＣＶＤやＲＩＥの困難な金属膜の微細な空洞への埋め込み、あるいは柱状加工が容易になる。
【００３３】
電気伝導度が順次低くなるように、複数層の導電体膜を形成することで空洞の底部に流れる電解めっき時の電流量を増やし、空洞底部でのめっき膜の成長速度を速くすることができる。これによりシリンダー電極の場合、底部の被覆率が高くなるので、電極の実効面積を拡大することができる。柱状電極やプラグ形成などめっき膜で空洞を埋め込む場合、空洞の底部でのめっき膜の成長速度を速くすることができるので、す(void)やシーム(seam)の形成が抑制できる。
【００３４】
犠牲層として第１の導電体膜/絶縁体膜/第２の導電体膜の積層膜を用いることで、空洞の底部でのめっき膜の成長とそれ以外でのめっき膜の成長を独立に制御することができる。これによりシリンダー電極の場合、底部の被覆率が高くなるので、電極の実効面積を拡大することができる。柱状電極やプラグ形成などめっき膜で空洞を埋め込む場合、空洞の底部でのめっき膜の成長速度を速くすることができるので、す(void)やシーム(seam)の形成が抑制できる。
【００３５】
犠牲層の最上層に絶縁体からなるめっき膜成長禁止層を形成して、電解めっき法で金属膜の成長を行うことで、空洞内に選択的に金属膜を成長させることが出来、後に犠牲層上の金属膜を除去する工程が不要となる。さらに、絶縁膜として、空洞の形成（導電体膜の加工）に利用されるフォトレジスト膜を用いることによって、新たな絶縁膜を形成する必要がない。電解めっき法は選択成長なのでレジスト側面形状の影響は殆どうけない。また、導電体膜の表面を酸化して絶縁体を形成することで、ＣＶＤ装置やスパッタ装置等の成膜装置が不要となる。電解めっきは選択成長なので絶縁膜形状の影響は殆どうけない。
【００３６】
犠牲層として炭素膜を使用することで、アッシング、あるいは熱酸化による犠牲層の剥離が容易になる。これらの剥離法は下層への影響も殆どない。犠牲層と導電性スパッタ膜をシード層として併用する場合のように、犠牲層上のめっき膜のＣＭＰによる剥離が必要となる場合にオーバーエッチングがおこりにくい。
【００３７】
本形状によるシリンダー電極を採用することでめっき法による電極形成が可能になり、CVD法による下部電極形成が不要になる。シリンダー形状でのキャパシタ面積への底面の寄与は小さい(例えばアスペクト比１０の８Ｆ2セルでのシリンダー電極の側壁と底部の面積の比は50:1程度になる)ので、従来技術との差は小さく、しかも形成は容易であり、大幅な工程削減が可能になる。
【００３８】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００３９】
［第１の実施形態］
本発明の第１の実施形態を図１を参照して説明する。本実施形態では炭素膜をシリンダー電極の鋳型層及び電解めっきのシード層として用いる。
【００４０】
先ず、図１（ａ）に示すように、例えば不純物濃度５×１０15ｃｍ-3程度の（１００）面のｐ型又はｎ型のシリコン基板１０１の表面に、ｎチャネルトランジスタ形成領域にはｐウェル、またｐチャネルトランジスタ形成領域にはｎウェルを形成する（不図示）。次いで、例えば反応性イオンエッチング（ＲＩＥ）を用いて、素子領域以外の領域のシリコン基板１０１に深さ０．２μｍ程度の溝を掘りこんだ後に、溝に絶縁膜を埋め込み、いわゆるＳＴＩ（Shallow Trench Isolation）技術を用いた素子分離層１０２を形成する。
【００４１】
次に、トランジスタのゲート絶縁膜として厚さ６０ｎｍ程度のゲート酸化膜１０３ａを形成する。メモリセル部ではワード線となるゲート電極材１０３ｂを堆積する。なお、本実施形態では説明を省いたが、抵抗を小さくするためにいわゆるポリサイド構造（例えばポリＳｉ膜とＷＳｉ2 膜の多層膜。それぞれ５０ｍｍ程度の膜厚）を用いても良いし、他の構造、例えば、単純なポリＳｉ層のみやポリＳｉ層とＷ膜を用いた積層膜構造でもよい。
【００４２】
次いで、ゲート電極材１０３ｂ上に、シリコン窒化膜（Ｓｉ3Ｎ4）からなるゲートキャップ層１０３ｃを形成する。その後、ゲートキャップ層１０３ｃ上のゲート電極の形成領域に、図示されないレジスト膜を形成し、続いてこのレジスト膜をマスクに用いてゲートキャップ層１０３ｃを加工してレジスト膜を除去する。そして、ゲートキャップ層１０３ｃをマスクとして、ゲート電極材１０３ｂをパターニングすることによって、メモリセル部ではワード線となるゲート電極１０３ｂを形成する。
【００４３】
図示されないレジスト膜を形成した後、このレジスト膜、ゲートキャップ層１０３ｃ，ゲート電極１０３ｂをマスクとして、ソース／ドレイン拡散層となるｎ- 型又はｐ- 型の不純物拡散層をシリコン基板１０１の所望の領域の表面に、例えばイオン注入法により形成する。
【００４４】
全面に例えば膜厚２０ｎｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4）をＬＰ−ＣＶＤ法により堆積した後、シリコン窒化膜に対してＲＩＥ法によるエッチングを行い、ゲート電極の側壁部に側壁絶縁膜１０３ｄを形成した後、レジスト膜と側壁絶縁膜１０３ｄ及びゲートキャップ層１０３Ｃとをマスクにして所望の領域にイオン法入法でｎ+ （又はｐ+ ）型の不純物拡散層を形成することによって、ＬＤＤ構造のソース／ドレイン拡散層１０３ｅを形成する。
【００４５】
次に、例えばＣＶＤ法でＢＰＳＧからなる第１の層間絶縁膜１０４を堆積した後、第１の層間絶縁膜１０４の表面を例えば、ＣＭＰ（Chemical Mechanical Polish）法を用いて全面を研磨して平坦化する。このＣＭＰ法による第１の層間絶縁膜１０４の平坦化により、ウェハ全面がほぼ全面に渡って平坦化される。
【００４６】
次に、第１の層間絶縁膜１０４上に開口パターンを有するレジスト膜を形成した後、第１の層間絶縁膜１０４をエッチングし、第１の層間絶縁膜１０４にそれぞれのソース／ドレイン拡散層１０３ｅに接続するコンタクトホールを形成する。
【００４７】
レジスト膜を除去した後、全面にリン（Ｐ+ ）や砒素（Ａｓ+ ）等を不純物としてドーピングしたｎ+ 型のポリシリコン層をＬＰ−ＣＶＤ法により堆積した後、ＣＭＰ法やＲＩＥを用いたエッチバック法を用いてコンタクトホールにｎ+ 型のポリシリコンからなるコンタクト１０５を完全に埋め込み形成する。この埋め込まれたｎ+ 型のポリシリコンからなるコンタクト１０５は、ソース／ドレイン拡散層１０３ｅと電気的に接続されている。
【００４８】
次に、第１の層間絶縁膜１０４上にソース／ドレイン拡散層１０３ｅに接続するビット線１０６を形成する。次いで、ビット線１０６を覆う第２の層間絶縁膜１０７を堆積する。第２の層間絶縁膜１０７にビット線１０６に接続されていないコンタクト１０５が露出するコンタクトホールを形成する。コンタクトホール内に、バリアメタル１０８ａ及びタングステン膜１０８ｂを埋め込む。ＣＭＰにより第２の層間絶縁膜１０７上の金属膜を取り除く。次にＲＩＥにより前記コンタクトホール内の金属膜１０８ａ，ｂを後退させる。次にスパッタによりルテニウム膜１０８ｃを全面に形成し、ＣＭＰによりコンタクトホール内以外のルテニウム膜を取り除き、コンタクトホール内にコンタクト１０５を介してソース／ドレイン拡散層１０３ｅに接続するコンタクトプラグ１０８を形成する。
【００４９】
なお、以降の製造工程の説明において、図１（ｂ）〜図１（ｅ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
【００５０】
次いで、図１（ｂ）に示すように、犠牲層として膜厚１μｍの炭素膜１０９をＰＶＤ法により成膜する。次いで、図１（ｃ）に示すように、炭素膜１０９上にフォトレジスト膜１１０を塗布し、周知のリソグラフィ技術により、キャパシタの鋳型となるキャビティ１１１を形成する。
【００５１】
次いで、図１（ｄ）に示すように、炭素膜１０９をシード電極として電解めっき法によりルテニウム膜１１２（１１２ａ，１１２ｂ）をキャビティ１１１内に成長させる。電解めっき法の条件は以下のようなものである。めっき浴をＲｕＮＯＣｌ3（１〜１０ｇ／Ｌ）、Ｈ2ＳＯ4（５０〜１００ｇ／Ｌ）で構成し、０．５＜ＰＨ＜３、溶液温度を５５℃から７７℃に加熱し、電流密度０．００１〜０．０３〜ｃｍ2 とした。
【００５２】
炭素膜１０９の上面はフォトレジスト膜１１０で被覆されているために、ルテニウム膜１１２は、キャビティ１１１内に露出した炭素膜１０９の表面及びコンタクトプラグ１０８の上面のうちキャビティ内に露出している部分にのみ選択的に成長する。めっき時間を調整することにより、所望の膜厚のルテニウム膜１１２を形成する。この時、コンタクトプラグ１０８上に成長したルテニウム膜１１２と炭素膜１０９の表面に成長したルテニウム膜１１２ｂとが接続するまで電解めっきを行う。なお、キャビティ１１１の側壁がコンタクトホール上に接続するように設計することによって、直ちにルテニウム膜１１２ａとルテニウム膜１１２ｂとを接続させることができる。
【００５３】
次いで、図１（ｅ）に示すように、Ｏ2 とＣＦ4 を用いたダウンフローアッシングによってフォトレジスト膜１１０、及び炭素膜１０９を除去する。本実施形態ではダウンフローアッシングを用いたが、フォトレジストの剥離法としては、有機溶剤による洗浄、あるいは硫酸過酸化水素水混合液による除去等も可能であり、これらのウエットエッチングではルテニウムの溶解はおこらない。また、炭素膜の除去法としては酸化性雰囲気での低温アニール（＜４００℃＞も有効であり、ルテニウム膜に対して選択的に炭素膜を除去することが可能である。勿論このような炭素膜の除去工程中にシリコン酸化膜１０５のエッチングはおこらず、下地の損傷の可能性は皆無である。以上の工程によりシリンダー形状を有するキャパシタ下部電極が形成された。
【００５４】
続いて、Ｔａ2Ｏ5膜１１３をＣＶＤ法で形成し、キャパシタ上部電極の窒化チタン膜１１４をＣＶＤ法で形成することで、キャパシタ素子が形成される。
【００５５】
続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。なお、本実施形態では誘電体膜としてＴａ2Ｏ5を用いたが、ＺｒＯ2 、ＨｆＯ2 、Ａｌ2Ｏ3などの金属酸化物誘電体膜を用いることも可能である。本実施形態では誘電体膜の成膜方法としてはＣＶＤ法を用いているが、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）のような段差被覆性に優れた方法を用いることも可能である。
【００５６】
本実施形態では、上部電極として窒化チタン膜を用いているが、ルテニウムや白金をＣＶＤにより形成することで、より耐圧と誘電率の大きいキャパシタを形成することが可能になる。ただし、ＣＶＤ法を用いることで従来技術で指摘したように、基板の裏面や周辺部での貴金属汚染が生じる可能性があるので、本実施形態では窒化チタンを上部電極として採用している。
【００５７】
なお、本実施形態によって形成される下部電極１１２の形状は図２のようになる。通常のシリンダー電極に比べて底部の一部に電極材料がないことになるが、シリンダー形状電極の場合全表面積に占める底部の割合は数％以下なので実用上は問題ないといえる。図２において、Ａは図１において左側の下部電極の断面、Ｂは右側の下部電極の断面を示している。
【００５８】
本実施形態によれば、犠牲層の炭素膜（導電体膜）１０９を電解めっき法におけるシード層として利用することで、新たにシード層を形成する必要が無く、円筒状のルテニウム膜（下部電極）１１２の側壁の厚膜化を防止することができる。
【００５９】
また、炭素膜１０９の上部にレジスト膜１１３を残置した状態で、ルテニウム膜１１２を形成することで、鋳型層上のルテニウム膜１１２を除去する工程が不要となる。
【００６０】
なお、ここではコンタクトプラグを形成するために、コンタクトホール内にルテニウム膜を埋め込んだが、ルテニウムに変えてＷＮ，ＴｉＡｌＮ，ＴａＳｉＮ等の耐酸化性を有する導電体膜を埋め込むことも可能である。本実施形態の方法ではフォトリソグラフィ工程での合わせずれにより、シリンダー電極の外側でコンタクトプラグ上面の一部が露出する可能性があるので、誘電体膜と接しても問題のない導電体膜をコンタクトプラグ上面に埋め込むか、コンタクトプラグ自体をそのような導電体膜で形成することが重要である。
【００６１】
（第２の実施形態）
本発明の第２の実施形態を図３を参照して説明する。
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図３（ａ）に示すような構造を形成する。なお、本図（図３（ａ））、並びに図３（ｂ）〜図３（ｅ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
【００６２】
次に、次に犠牲層として第１の硼素ドープ非晶質シリコン膜２０９を５０ｎｍ、第２の硼素ドープ非晶質シリコン膜２１０を１０００ｎｍ、熱ＣＶＤ法により形成する。ＣＶＤガスはＳｉ2Ｈ6及びＢ2Ｈ6であり、成膜温度は３００℃である。
第２の硼素ドープ非晶質シリコン膜２１０の電気伝導度は第１の硼素ドープ非晶質シリコン膜２０９の約１／２になるように、硼素濃度は調整されている。
【００６３】
次いで、図３（ｂ）に示すように、第２の硼素ドープ非晶質シリコン膜２１０の上にフォトレジスト膜２１１を塗布し、周知のリソグラフィ技術とＲＩＥ技術により、キャパシタの鋳型となるキャビティ２１２を形成する。
【００６４】
次いで、図３（ｃ）に示すように、前記二層の硼素ドープ非晶質シリコン膜２０９，２１０を電極として電解めっき法によりルテニウム膜２１３を前記キャビティ２１２内に成長させる。めっき法の条件は第１の実施形態と同様である。第２の硼素ドープ非晶質シリコン膜２１０の上面はフォトレジスト膜２１１で被覆されているために、ルテニウム膜２１３はキャビティ２１２内に露出した第１の硼素ドープ非晶質シリコン膜２０９及び第２の硼素ドープ非晶質シリコン膜２１０の表面及びコンタクトプラグ１０８の上面のうちキャビティ２１２内に露出している部分にのみ選択的に成長する。また、第１及び第２の硼素ドープ非晶質シリコン膜２０９，２１０は電気伝導度が異なるのでルテニウム膜２１３は第１の硼素ドープ非晶質シリコン膜２０９及びコンタクトプラグ１０８上面で速く成長し、その結果、キャビティ２１２の底部が優先的に被覆される。
【００６５】
次にＯ2 とＣＦ4 を用いるダウンフローアッシングによってフォトレジスト膜２１１、ＣＤＥにより硼素ドープ非晶質シリコン膜２０９、２１０を除去する。本実施形態では、フォトレジスト膜２１１の除去にダウンフローアッシングを用いたが、フォトレジスト膜２１１の剥離法としては、有機溶剤による洗浄、あるいは硫酸過酸化水素水混合液による除去等も可能であり、これらのウエットエッチングではルテニウムの溶解はおこらない。また、硼素ドープ非晶質シリコン膜の除去工程中に、ルテニウム膜またはシリコン酸化膜系の層間絶縁膜１０７のエッチングはおこらず、下地の損傷の可能性は皆無である。以上の工程によりシリンダー形状を有するキャパシタ下部電極が形成された。
【００６６】
続いてＴａ2Ｏ5膜２１４をＣＶＤ法で形成し、キャパシタ上部電極の窒化タングステン膜２１５をＣＶＤ法で形成することで、キャパシタ素子が形成される。続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【００６７】
本実施形態ではめっき成長の鋳型となる犠牲膜を電気伝導度の異なる２種類の導電体膜の積層構造とする。これにより電解めっきを行う際の電流密度をキャビティ内部で分布させることができるために、より底部の被覆率の高いシリンダー形状を実現することができる。
【００６８】
以上の例では二層構造を有する犠牲膜としてＣＶＤにより形成される硼素ドープ非晶質シリコン膜を用いたが、電界集中を緩和するために硼素の濃度を段階的に制御することも可能である。また、電気伝導度の異なる金属膜をスパッタ法により形成する、例えばチタン、窒化チタン積層膜のような膜を用いることも可能である。また、積層導電体膜の形成方法としては塗布膜を用いることも可能である。
【００６９】
（第３の実施形態）
本発明の第３の実施形態を図４を参照して説明する。
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図４（ａ）に示すような構造を形成する。なお、本図（図４（ａ））、並びに図４（ｂ）〜図４（ｅ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
【００７０】
次に、めっき成長の鋳型となる犠牲層として第１の硼素ドープ非晶質シリコン膜３０９を７０ｎｍ、硼素ドープシリコン酸化膜３１０を１０ｎｍ、第２の硼素ドープ非晶質シリコン膜３１１を１０００ｎｍ、熱ＣＶＤ法により形成する。ＣＶＤガスはＳｉ2Ｈ6、Ｂ2Ｈ6、及び酸素であり、成膜温度は３００℃である。硼素ドープシリコン酸化膜３１０は硼素ドープ非晶質シリコン膜成膜雰囲気に酸素を導入することで連続的に形成することができる。
【００７１】
次いで、図４（ｂ）に示すように、犠牲層３０９，３１０，３１１上にフォトレジスト膜３１２を塗布し、周知のリソグラフィ技術とＲＩＥ技術により、キャパシタの鋳型となるキャビティ３１３を形成する。更に周辺部の第２の砒素ドープ非晶質シリコン膜３０９及び硼素ドープシリコン酸化膜３１０のエッジをエッチング、第１の硼素ドープ非晶質シリコン膜３０９単層のみに通電できるように加工する。
【００７２】
次いで、図４（ｃ）に示すように、まず、第１の硼素ドープ非晶質シリコン膜３０９にのみ通電し、キャビティ３１３底部にのみルテニウム膜３１４を成長させ、キャビティ３１３底部を完全にルテニウム膜３１４で被覆する。なお、めっき法の条件は第１の実施形態と同様である。
【００７３】
次に、図４（ｄ）に示すように、第１及び第２の硼素ドープ非晶質シリコン膜３０９，３１１に通電し、キャビティ３１３側壁全面でルテニウム膜３１４を成長させ、シリンダー形状の電極を形成する。第２の硼素ドープ非晶質シリコン膜３１１の上面はフォトレジスト膜３１２で被覆されているために、ルテニウム膜３１４はキャビティ３１３内に露出した第１及び第２の硼素ドープ非晶質シリコン膜３０９，３１１の表面及びコンタクトプラグ１０８の上面のうちキャビティ内に露出している部分にのみ選択的に成長することになる。
【００７４】
次いで、図４（ｄ）に示すように、Ｏ2 とＣＦ4 を用いたダウンフローアッシングによってフォトレジスト膜３１２、ＣＤＥにより第１及び第２の硼素ドープ非晶質シリコン膜３０９、３１１と硼素ドープシリコン酸化膜３１０を除去する。本実施形態ではフォトレジスト膜３１２の除去にダウンフローアッシングを用いたが、フォトレジスト膜の剥離法としては、有機溶剤による洗浄、あるいは硫酸過酸化水素水混合液による除去等も可能であり、これらのウエットエッチングではルテニウムの溶解はおこらない。硼素ドープシリコン酸化膜３１０の膜厚は薄いので、ＣＤＥによる除去が可能である。また、硼素ドープ非晶質シリコン膜３０９，３１１の除去工程中にルテニウム膜のエッチングはおこらず、下地の損傷の可能性は皆無である。以上の工程によりシリンダー形状を有するキャパシタ下部電極が形成された。
【００７５】
続いてＴａ2Ｏ5膜３１５をＡＬＤ法で形成し、キャパシタ上部電極の窒化チタン膜３１６をＣＶＤ法で形成することで、キャパシタ素子が形成される。
続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【００７６】
本実施形態では犠牲膜を金属−絶縁体−金属の積層構造（ＭＩＭ構造）とする。これによりルテニウム膜をキャビティの下部で最初に電解めっきにより成長させ、次にキャビティ上部で成長させることができるので、第２の実施形態と同様に底部の被覆率の高いシリンダー形状を実現することができ、かつ第２の実施形態よりも高い制御性を実現することができる。
【００７７】
以上の例ではＭＩＭ構造を有する犠牲膜をＣＶＤにより成膜したが、スパッタ法による成膜、または塗布膜を用いることも可能である。
【００７８】
（第４の実施形態）
本発明の第４の実施形態を図５を参照して説明する。
【００７９】
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図５（ａ）に示すような構造を形成する。なお、本図（図５（ａ））、並びに図５（ｂ）〜図５（ｄ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。 次に、めっき成長の鋳型となる犠牲層として膜厚１μｍのアルミニウム膜４０９をンスパッタ法により成膜する。
【００８０】
次いで、図５（ｂ）に示すように、アルミニウム膜４０９表面をＲＴＡにより酸化してアルミナ膜４１０をアルミニウム膜４０９の表面に形成する。次にアルミナ膜４１０上にフォトレジストを塗布し、周知のリソグラフィ技術により、キャパシタの鋳型となるキャビティ４１１を形成し、ダウンフローアッシングによりフォトレジスト膜を除去する。
【００８１】
次いで、図５（ｃ）に示すように、アルミニウム膜４０９を電極として電解めっき法によりルテニウム膜４１２を前記キャビティ４１１内に成長させる。めっき法の条件は第１の実施形態と同様である。
【００８２】
アルミニウム膜４０９の上面はアルミナ膜４１０で被覆されているために、ルテニウム膜４１２はキャビティ４１１内に露出したアルミニウム膜４０９の表面及びコンタクトプラグ１０８の上面のうちキャビティ４１１内に露出している部分にのみ選択的に成長する。めっき時間を調整することにより、所望の膜厚のルテニウム膜を形成する。
【００８３】
次いで、図４（ｄ）に示すように、塩酸過酸化水素水混合液によるウエットエッチングによってアルミナ膜４１０、及びアルミニウム膜４０９を除去する。このウエットエッチングではルテニウム膜４１２及びシリコン酸化膜系の層間絶縁膜１０７のエッチングはおこらず、下地の損傷の可能性は皆無である。以上の工程によりシリンダー形状を有するキャパシタ下部電極が形成された。続いてＡｌ2Ｏ3膜４１３をＡＬＤ法で形成し、キャパシタ上部電極のルテニウム膜４１４をＣＶＤ法で形成することで、キャパシタ素子が形成された（図４ｃ）。
【００８４】
続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【００８５】
以上の例ではアルミニウム膜を用いたがチタン、タングステン、あるいは窒化チタン等の金属膜を用いることも可能である。アルミナの形成はアルミニウム膜の酸化により行ったが、スパッタにより行うことも可能である。
【００８６】
本実施形態では犠牲膜としてアルミニウム膜とアルミナの積層膜を用いる。アルミニウム膜は既にＬＳＩの配線工程で広く使われており、成膜技術が確立されている。特にシリンダー電極等の犠牲膜ではミクロンオーダーの厚膜の形成が必要だが、ＬＳＩの配線工程ではミクロンオーダーのアルミニウム膜の成膜技術が確立されているという利点がある。また、選択的に電解めっきを行うための絶縁膜としてアルミナを用いることで、絶縁膜の形成をアルミニウムの酸化によって形成することが可能になる。
【００８７】
（第５の実施形態）
本発明の第５の実施形態を図６を参照して説明する。
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図６（ａ）に示すような構造を形成する。なお、図６（ａ）、並びに図６（ｂ）〜図６（ｄ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
次にシリコン窒化膜５０９をＬＰＣＶＤにより５０ｎｍ形成する。次に前記シリコン窒化膜５０９上に膜厚１μｍのアルミニウム膜５１０をスパッタ法により成膜する。
【００８８】
次いで、図６（ｂ）に示すように、アルミニウム膜５１０上にレジストを塗布し、フォトリソグラフィ技術によってキャパシタ形成領域に開口を有するレジスト膜を形成する。レジスト膜の開口から、ＲＩＥ技術によりアルミニウム膜及びシリコン窒化膜を加工した後、レジスト膜をアッシングにより除去してキャパシタ下部電極が形成されるキャビティ５１１を形成する。キャビティ５１１加工形状はアルミニウム膜の側壁が８９゜以上、シリコン窒化膜はテーパーをつけて８０゜〜８５゜に加工する。
【００８９】
次いで、図６（ｃ）に示すように、ＬＴＳ（ＬｏｎｇＴｈｒｏｇｕｈＳｐｕｔｔｅｒ）法でルテニウム膜５１２を基板全面に２０ｎｍ形成する。キャビティ５１１側壁部ではアルミニウム膜５１０はほぼ垂直に加工されているために、ルテニウム膜厚は極めて薄く不均一になるが、シリコン窒化膜５０９及びキャビティ５１１の底部はルテニウム膜５１２で被覆される。
【００９０】
次いで、図６（ｄ）に示すように、ルテニウム膜５１２及びアルミニウム膜５１０をシード層として電解めっき法によりルテニウム膜５１３を前記キャビティ５１１内に選択的に成長させる。めっき法の条件は第１の実施形態と同様である。
【００９１】
電解めっきで形成されるルテニウム膜５１３はアルミニウム膜５１０、またはルテニウム膜５１２からほぼ等方的に成長する。
【００９２】
次いで、図６（ｅ）に示すように、基板全面にレジストを塗布し、キャビティ５１１内部にフォトレジスト膜５１４を埋め込む。次にＣＭＰ技術により、フォトレジスト膜５１４及びキャビティ外にはみ出したルテニウム膜５１３を除去し、キャビティ５１１へのルテニウム膜５１３の埋め込みが完了する。
【００９３】
次いで、図６（ｆ）に示すように、ダウンフローアツシャーによりフォトレジスト膜５１４を除去し、塩酸過酸化水素水混合液でアルミニウム膜５１０をウエットエッチング除去することでキャパシタ下部電極が形成される。
【００９４】
次にＣＶＤ法によりＴａ2Ｏ5膜５１５、更に上部電極となるルテニウム膜５１６をＣＶＤ法により形成する（図６ｄ）。続いてフォトリソグラフィ技術及びＲＩＥ技術によりルテニウム膜を加工することにより、メモリーセル領域が形成された。続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【００９５】
本実施形態では電解めっきのシード層として導電性犠牲膜とロングスロースパッタ（ＬＴＳ）法で形成したルテニウム膜とを併用することで、キャパシタ下部電極を深く支持膜内に埋め込んだ構造を形成するものである。これにより、アスペクト比の大きい下部電極を形成しても、電極が倒れる等の問題を抑止することができる。穴の内部に電解めっき膜を形成する方法としてスパッタでシード層を形成する技術はＬＳＩの配線工程で用いられているが、穴の側壁を被覆するようにシードとなるスパッタ膜を形成する場合既に述べたように、シード膜を厚くスパッタしなければならず、シリンダー構造を作成する場合にはシリンダー側壁の膜厚が厚くなりすぎるという問題があった。本実施形態では、スパッタ膜は支持層の側壁を覆い、導電体犠牲層との電気的接続を保つことができればよいので、仮にキャビティの側壁に殆どスパッタ膜が形成されなくても問題ないという利点がある。また、本方法では電極とコンタクトプラグとの合わせずれが生じても、コンタクトプラグの上面が誘電体成膜時の酸化性雰囲気に露呈されないという利点もある。
【００９６】
本実施形態では犠牲層としてアルミニウム膜を用いたが、炭素膜を用いることも可能である。炭素膜を用いる場合、犠牲層上面に形成されたルテニウム膜のＣＭＰによる除去がより容易になるという利点がある。またアッシャー等によるキャビティ内に埋め込まれたレジスト膜と犠牲層の炭素膜の同時剥離が可能になるので工程数削減に有効である。
【００９７】
（第６の実施形態）
本発明の第６の実施形態を図７を参照して説明する。本実施形態では犠牲層としてタンタル膜とＳＯＧ膜の積層膜を用い、ＢＳＴの下部電極となる柱状電極を形成する。タンタル膜は弗酸でウエットエッチングされないのでＳＯＧの弗酸による選択剥離が可能である。
【００９８】
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図７（ａ）に示すような構造を形成する。なお、図７（ａ）、並びに図７（ｂ）〜図７（ｄ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
次に、犠牲層として膜厚１μｍのタンタル膜６０９をスパッタ法により成膜する。
【００９９】
次いで、図７（ｂ）に示すように、タンタル膜６０９上にＳＯＧ膜６１０を６０ｎｍ塗布する。次に周知のリソグラフィ技術により、前記ＳＯＧ膜６１０をパターニングし、ＳＯＧ膜６１０をハードマスクとしてタンタル膜６０９をＲＩＥにより加工してキャパシタの鋳型となるキャビティ７１１を形成する。
【０１００】
次いで、次いで、図７（ｃ）に示すように、タンタル膜６０９をシード層として電解めっき法によりルテニウム膜６１２を前記キャビティ６１１内に成長させる。めっき法の条件は第１の実施形態と同様であるが、本実施形態ではＢＳＴキャパシタ用の柱状電極形成が目的であるので、キャビティ６１１内はルテニウム膜６１２で完全に埋め込んでしまうことが特徴である。ここでタンタル膜６０９の上面はＳＯＧ膜６１０で被覆されているために、ルテニウム膜６１２はキャビティ６１１内にのみ選択的に成長する。
【０１０１】
次いで、図７（ｄ）に示すように、弗酸によるウエットエッチングでＳＯＧ膜６１０を除去する。既述したようにタンタル膜は弗酸には溶解せず、キャビティ６１１内部はルテニウム膜６１２で埋め込まれているので、下地への影響は皆無である。次にＣＦ4プラズマ中でタンタル膜６０９を選択的にドライエッチングすることで柱状形状を有するキャパシタ下部電極が形成された。続いてＢＳＴ膜６１３をＣＶＤ法により形成し、キャパシタ上部電極となるルテニウム膜６１４をＣＶＤ法で形成することで、キャパシタ素子が形成される。続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【０１０２】
（第７の実施形態）
本発明の第７の実施形態を図８を参照して説明する。本実施形態ではＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）膜の電極となる白金電極を白金コンタクトプラグ上に形成する。Ｐｔ膜のＣＶＤやＲＩＥｌによる加工は極めて困難であったが、本発明ではめつき法のみによる形成が可能であり、選択成長を行うためにＲＩＥ加工も下部電極形成には不要である。
【０１０３】
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図６（ａ）に示すような構造を形成する。なお、図６（ａ）、並びに図６（ｂ）〜図６（ｄ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
次に、アルミニウム膜７０９をスパッタ法により５００ｎｍ形成し、全面にフォトレジスト膜７１０を塗布し、通常のフォトリソグラフィ技術とＲＩＥ技術により加工してプラグ電極に連通するキャビティ７１１を形成する。この時、フォトレジスト膜７１０は除去しないで残存させておく。次に、電解めっき法によりキャビティ７１１内に白金膜７１２を埋め込み形成する。白金膜を形成するめっき法の条件は以下のようなものである。
【０１０４】
めっき浴をＰｔＣｌ4５Ｈ2Ｏ（５〜１００ｇ／Ｌ）、ＨＣｌ（５〜１００ｇ／Ｌ）、ＮＨ4Ｃｌ（１０〜１００ｇ／Ｌ）およびＮＨ3 （２８％水溶液）で構成し、０．５＜ＰＨ＜２．５、溶液温度を室温、電流密度０．００５〜０．１〜ｃｍ2 とした。アルミニウム膜８０７の上面はフォトレジスト膜８０８で被覆されているので、白金膜７１２はキャビティ７１１内にのみ選択的に成長する。
【０１０５】
次いで、図８（ｂ）に示すように、アッシングによりフォトレジスト膜７１０を剥離し、塩酸過酸化水素水混合液によりアルミニウム膜７０９を除去する。続いて基板全面にプラズマシリコン酸化膜７１３を形成し、ＣＭＰ法により平坦化して、白金膜７１２の表面を露出させる。以上で白金膜７１２がコンタクトプラグとして加工される。
【０１０６】
次いで、図８（ｃ）に示すように、基板全面に膜厚１μｍのアルミニウム膜７１４をスパッタ法により成膜した後、全面にフォトレジスト膜７１５を塗布し、通常のフォトリソグラフィ技術とＲＩＥ技術により加工して白金膜７１２に連通するキャビティ７１６を形成する。この時、フォトレジスト膜７１５は除去しないで残存させる。次に電解めっき法により前記キャビティ内に白金膜７１７を埋め込む。白金膜を形成するめっき法の条件はプラグ形成時と同様である。
【０１０７】
次いで、図８（ｄ）に示すように、加熱した硫酸過酸化水素水混合液によるウエットエッチングでフォトレジスト膜７１５及びアルミニウム膜７１４を除去する。以上によりキャパシタ下部電極が形成される。
【０１０８】
次いで、図８（ｅ）に示すように、ＣＶＤ法によりＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜７１８を３０ｎｍ、更に上部電極となる白金膜７１９を５ｎｍ、及び窒化チタン膜７２０を１００ｎｍスパッタにより順次成膜する。続いてフォトリソグラフィ技術及びＲＩＥ技術により白金膜７１９及び窒化チタン膜７２０を加工することにより、メモリセル領域が形成される。続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【０１０９】
なお、本実施形態には、白金の代わりにＳｒＢｉ2Ｔａ2Ｏ9膜の電極となるイリジウム電極及びコンタクトの形成に適用することもできる。上述したように、めっき法のみによる形成が可能であり、イリジウムのＲＩＥも下部電極形成には不要である。
【０１１０】
なお、イリジウム膜を形成するめっき法の条件は以下のようなものである。
めっき浴を（ＮＨ4）2ＩｒＣｌ6（５〜１５ｇ／Ｌ）、（ＮＨ4）2ＳＯ4（１〜５０ｇ／Ｌ）およびＨ2ＳＯ4（０．２〜２ｇ／Ｌ）で構成し、０．５＜ＰＨ＜３．５、溶液温度を３０℃から５０℃に加熱し、電流密度０．００５〜０．０５Ａ／ｃｍ2 とした。
【０１１１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、 なお、以上の実施形態では電極膜としてルテニウム膜、白金膜、イリジウム膜の例をあげたが本発明はとれらの金属にとどまるものではなく、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）等への応用が可能である。また、本発明は貴金属膜の形成のみに限定されるものではなく、ニッケルなどのようにＣＶＤやＲＩＥが困難な金属膜の埋め込みや加工を行う際にも有効である。その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１１２】
【発明の効果】
以上説明したように本発明によれば、円筒状電極の側壁の厚膜化を防止すると共に、下層の絶縁膜をエッチングするおそれがないので、結果として良質な高誘電体膜や強誘電体膜を用いたキャパシタを形成することができ、集積度の高い記憶素子を再現性よく製造することができるようになる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図２】図１に示す、ルテニウム膜の構成を示す図。
【図３】第２の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図４】第３の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図５】第４の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図６】第５の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図７】第６の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図８】第７の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図９】従来の半導体装置の製造方法を示す工程断面図。
【符号の説明】
１０１…シリコン基板
１０２…素子分離層
１０３…トランジスタ
１０４…第１の層間絶縁膜
１０５…コンタクト
１０６…ビット線
１０７…第２の層間絶縁膜
１０８…コンタクトプラグ
１０９…炭素膜
１１０…フォトレジスト膜
１１１…キャビティ
１１２…ルテニウム膜（下部電極）
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係わり、特に電解めっき法で電極を形成する技術に関するものである。
【０００２】
【従来の技術】
電子デバイスのサイズが小さくなっていくことに伴い、電子デバイスの機能を単に回路構成のみで達成するばかりではなく、機能性薄膜等の材料自体の特性を利用してデバイスの機能を実現することが有利になりつつある。例えばトランジスタの組み合わせで情報の記憶動作を行うＳＲＡＭ（Static Random Access read write Memory）、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、あるいはトランジスタとキャパシタの組み合わせで情報の記憶動作を行うＤＲＡＭ（Dynamic Random Access Memory）、などの集積回路を従来のＭＯＳトランジスタとＭＯＳキャパシタで実現することはこれらの素子のセル面積が縮小されていくなかで非常に困難なものになっている。特にキャパシタ素子は集積回路の最小加工寸法が小さくなってもＳ／Ｎ比を低下させないためには一定のキャパシタ容量を確保し続けていく必要があり、キャパシタ素子のキャパシタ誘電体膜としてシリコン酸化膜やシリコン窒化膜／シリコン酸化膜積層膜（ＮＯ膜）よりも高い誘電率を発現するＴａ2Ｏ5、ＳｒＴｉＯ3 、ＢａxＳｒ1-xＴｉＯ3 （ＢＳＴ）やＰｂＺｒxＴｉ1-xＯ3 （ＰＺＴ）などの機能性材料薄膜の採用が検討されるようになってきており、Ferroelectric Random Access read write Memory等の全く新しい機能をもったデバイスが提案されはじめている。
【０００３】
上記Ｔａ2Ｏ5、ＢａxＳｒ1-xＴｉＯ3 （ＢＳＴ）やＰｂＺｒxＴｉ1-xＯ3 （ＰＺＴ）などはキャパシタ誘電体膜として有望であるが、いずれも金属酸化物であるために、従来キャパシタ電極として用いられてきたドープト多結晶シリコン膜を電極として用いることができない。なぜなら、多結晶シリコンを電極として用いた場合、金属酸化物であるキャパシタ誘電体膜成膜時に多結晶シリコン表面が酸化されてシリコン酸化物膜が形成され、シリコン酸化物膜が低誘電率層としてはたらくためである。そこで高（強）誘電体膜を用いて集積度の高い半導体集積回路のキャパシタ素子を形成するためには、電極材料として酸化されにくい、又は酸化されても導電体である白金、ルテニウム等の貴金属が用いられる。貴金属を微細に加工するには、ＰＶＤ法あるいはＣＶＤ法で貴金属膜を形成した後に、ＲＩＥ等の異方性エッチングで微細加工を行う方法や、鋳型となる微細なキャビティ等へ貴金属膜を埋め込んだあとにＣＭＰ法で加工する方法があったが、貴金属は化学反応性が低く、また下地との密着性も低いので、いずれの方法でも加工しにくいという問題があった。特に非晶質状態で３０〜４０程度の誘電率を発現するＴａ2Ｏ5、Ａｌ2Ｏ3などをキャパシタ誘電体膜として用いる場合、キャパシタの実効的な面積を最大にしつつ、キャパシタセルの高さを抑えるために円筒状の電極の両面を利用するシリンダー（円筒）構造の採用が必須であり、またＢＳＴやＰＺＴを用いる場合にも平面キャパシタで所望の蓄積電荷密度や残留分極を確保することは困難になるために、少なくとも柱状に貴金属電極を加工する必要があった。しかし、概して貴金属は化学的に不活性であるために、シリンダー形状や柱状形状を形成するのには多くの問題があった。
【０００４】
ＰＶＤ法やＣＶＤ法と異なる貴金属膜の形成方法として、めっき法がある。めっき法はプロセス温度が低く（通常室温と同程度）、電解めっきによって選択成長を行う場合、貴金属の加工を殆ど要さない、真空プロセスでないため基板裏面汚染の抑制が装置的に容易である、プロセスコストが低く、装置をコンパクトにすることが可能である等の利点がある。
【０００５】
めっき法によってシリンダー形状の電極を形成する従来技術として以下の技術が提案されている。
【０００６】
基板上に鋳型層を形成し、キャパシタ電極となる穴を前記鋳型層に形成し、基板全面にスパッタ法によりシード層を形成し、基板全面で貴金属膜を成長させる（例えば、特開平１１−２５１５５０号公報）方法であり、銅配線形成工程などに広く実用化されている方法の応用である。以下にその一例を図９を参照して説明する。なお、以下の従来の製造方法では、層間絶縁膜に形成されたコンタクトホール内に埋め込み形成されたコンタクトプラグ上に下部電極を形成する工程のみを説明する。
【０００７】
図９（ａ）に示すように、層間絶縁膜１０７及びコンタクトプラグ１０８上にシリコン窒化膜９０９、シリコン酸化膜９１０を順次形成して鋳型層を形成し、公知のリソグラフィ技術によりシリコン窒化膜９０９、シリコン酸化膜９１０を加工して下部電極が形成されるキャビティ９１１を形成し、基板全面にシード層となるルテニウム膜９１２をスパッタ法により形成する。
【０００８】
次いで、図９（ｂ）に示すように、ルテニウム膜９１２をシードとして、電解めっき法によりルテニウム膜９１３を成長させる。ここで、ルテニウム膜９１３によって完全にキャビティ９１１内が埋め込められる前に成膜をとめ、キャビティ９１１内にフォトレジストを埋め込み、ＣＭＰを行うことでシリンダー状電極が形成できる。
【０００９】
次いで、図９（ｃ）に示すように、キャビティ９１１内にフォトレジスト膜９１４を埋め込み、ＣＭＰを行い、層間絶縁膜上の不要なルテニウム膜９１２，９１３を除去することでシリンダー状電極が形成できる。
【００１０】
次いで、図９（ｄ）に示すように、フォトレジスト膜９１４及びシリコン酸化膜９１０を除去することにより、シリンダー状のキャパシタ下部電極を形成する。
【００１１】
また、本方法では、ルテニウム膜９１３によって完全にキャビティ９１１内が埋め込めこんだ後、ＣＭＰを行ってシリコン酸化膜９１０上のルテニウム膜９１３を除去してシリコン酸化膜を除去することによって、円柱状の下部電極を形成することができる。
【００１２】
しかし、この製造方法には、以下のような問題があった。立体構造の下部電極を用いる動機は立体下部電極の側壁を利用することにあるので、０．１ミクロン世代でアスペクト比が５以上になることが想定される。キャビティ内にめっき貴金属膜の埋め込みを行う必要があり、かつ均一にめっき膜を成長させるにはキャビティの底までシード層を形成する必要があるが、スパッタ法によるキャビティ側壁への均一なシード形成は困難であり、そのためには厚くスパッタ膜を形成する必要があるのでシリンダーの壁の厚さを薄くすることが困難になると共に、アスペクト比の大きい立体構造の形式は困難であるという問題があった。アスペクト比が大きいキャビティに対して、スパッタ法でシード層を形成すると、底付近の側壁にはほとんどシード層が形成されない。
【００１３】
また、電解めっきのシード層は基板全面に形成されてしまうために、電解めっきによって形成される貴金属膜も基板全面に形成され、この厚い貴金属膜をＣＭＰにより加工する必要が生じるという問題があった。
【００１４】
また、鋳型層のシリコン酸化膜等をウエットエッチングで除去する際に（キャビティ形成の際通常いくらかテーパーのついた形状になるためＲＩＥによる完全な犠牲膜の除去は難しい）、密着性の悪い貴金属膜界面をエッチング液が浸透して下層の層間絶縁膜のシリコン酸化膜等をエッチングしてしまい空隙を発生させてしまう可能性が残るという問題があった。
【００１５】
このように、高誘電体キャパシタの下部電極、特にシリンダー形状電極を形成する従来技術にはいずれも実用上の問題があり、特にめっき法を用いるシリンダー電極の形成は不可能であると考えられた。
【００１６】
【発明が解決しようとする課題】
上述したように、キャビティ内に薄いシード層を均一に形成することが困難であり、円筒状の電極の側壁の厚さが厚くなり、表面積が小さくなると言う問題があった。
シリコン酸化膜等の絶縁体からなる鋳型層を除去する際に、下層の絶縁膜をエッチングしてしまい空隙を発生させる可能性があるという問題があった。
特に円柱状の電極を形成する際、鋳型層上の厚いめっき膜を除去することが困難であるという問題があった。
【００１７】
本発明の目的は、円筒状電極の側壁の厚膜化を防止すると共に、下層の絶縁膜をエッチングするおそれがない半導体装置の製造方法を提供することになる。
【００１８】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１９】
（１）本発明（請求項１）に係わる半導体装置の製造方法は、半導体基板上への導電体膜を含む犠牲層を形成する工程と、前記犠牲層に電解めっき法の鋳型となる空洞を形成する工程と、前記導電体膜をシード層として利用する電解めっき法により、前記空洞の表面に、金属膜を成長させ、円筒状の電極を形成する工程と、前記犠牲層を剥離して前記円筒状の電極を露出させる工程とを含むことを特徴とする。
【００２０】
本発明の好ましい実施態様を以下に記す。前記円筒状の電極を露出させた後、該電極の表面に絶縁膜及び電極を順次成膜してキャパシタ素子を形成すること。前記犠牲層として絶縁体からなる支持層と、前記導電体膜とを順次形成し、電解めっき法による前記金属膜の成長に先だって、前記空洞及び犠牲層上に、スパッタ法を用いて導電性スパッタ膜を成膜し、電解めっき法により前記金属膜を成長させる工程では、前記導電性スパッタ膜と前記導電体膜とを電解めっき法におけるシード層として利用し、前記犠牲層の除去工程では、前記支持層を残しつつ前記導電体膜を除去すること。
【００２１】
（２）本発明（請求項４）に係わる半導体装置の製造方法は、半導体基板上に電気伝導度が順次低くなるように複数層の導電体膜を形成することにより犠牲層を形成する工程と、前記犠牲層に電解めっき法の鋳型となる空洞を形成する工程と、前記導電体膜をシード層として利用する電解めっき法を用いて金属膜を成長させ前記空洞内に円柱状の電極を形成する工程と、前記犠牲層を剥離して、円柱状の電極を露出させる工程とを含むことを特徴とする。
【００２２】
本発明の好ましい実施態様を以下に記す。前記円柱状の電極を露出させた後、順次ＢＳＴからなる絶縁膜及び上部電極を形成してキャパシタ素子を形成すること。
【００２３】
前記円柱状の電極を露出させた後、前記電極の表面を覆う絶縁層を形成する工程と、前記絶縁層の表面を後退させて前記電極の上面を露出させる工程とを含むこと。
【００２４】
上記二つの発明に好ましい実施態様を以下に記す。前記犠牲層として、電気伝導度が順次低くなるように、複数層の導電体膜を形成すること。
前記犠牲層として基板上に、第１の導電体膜，絶縁体膜，第２の導電体膜，及び絶縁体膜を順次積層し、電解めっき法により、前記空洞内に金属膜を成長させる工程は、第１の導電体膜のみをシード層に利用して、前記空洞内の下部に前記金属膜を成長させる工程と、第１及び第２の導電体膜をシード層に利用した電解めっき法により前記金属膜を更に成長させる工程とを含むこと。
前記犠牲層を形成する工程では、最上層に絶縁体からなるめっき膜成長禁止層を形成し、電解めっき法による金属膜の成長工程では、金属膜を前記導電体膜の空洞内に露出した表面のみから選択成長させること。
【００２５】
前記めっき膜成長禁止層として、フォトレジスト膜を形成し、前記空洞は前記フォトレジスト膜をマスクに用いて前記導体膜をエッチングすることにより形成されること。
前記めっき膜成長禁止層は、前記導電体膜の表面の酸化により形成されること。
【００２６】
前記導電体膜として炭素膜を形成すること。
前記金属膜として、Ｐｔ、Ｐｄ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、及びＩｒの中から何れか一つ以上の元素を含む膜を成長させること。
【００２８】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００２９】
犠牲層の導電体膜を電解めっき法におけるシード層として利用することで、新たにシード層を形成する必要が無く、円筒状の電極の側壁の厚膜化を防止することができる。
【００３０】
めっき法を用いることでプロセス温度を室温にすることができる。したがって、犠牲層の耐熱性が不要になり、また犠牲層から汚染元素が電極金属膜形成時に熱拡散することがなくなるので、犠牲層として多様な膜種の選定が可能になる。これにより犠牲層の下層に影響を与えない(犠牲層の剥離液が下層に浸透して意図せざるエッチングをひきおこすなど)犠牲層の剥離が容易になる。
【００３１】
犠牲層と導電性スパッタ膜とをシード層として併用することで、導電性スパッタ膜の空洞側壁での段差被覆性が悪くても、シリンダー形状に影響を与えない。また、支持層を設けることでシリンダー形状電極の下部が支持層内部に埋め込まれた形状になるので、外的要因(衝撃など)によって電極乃至完成した立体キャパシタが倒れにくくなる。コンタクトプラグ表面が支持層または電極によって完全に被覆されるので、誘電体膜成膜時の酸化が抑止される。
【００３２】
導電性犠牲層と組み合わせた電解めっき法を用いることで、ＣＶＤやＲＩＥの困難な金属膜の微細な空洞への埋め込み、あるいは柱状加工が容易になる。
【００３３】
電気伝導度が順次低くなるように、複数層の導電体膜を形成することで空洞の底部に流れる電解めっき時の電流量を増やし、空洞底部でのめっき膜の成長速度を速くすることができる。これによりシリンダー電極の場合、底部の被覆率が高くなるので、電極の実効面積を拡大することができる。柱状電極やプラグ形成などめっき膜で空洞を埋め込む場合、空洞の底部でのめっき膜の成長速度を速くすることができるので、す(void)やシーム(seam)の形成が抑制できる。
【００３４】
犠牲層として第１の導電体膜/絶縁体膜/第２の導電体膜の積層膜を用いることで、空洞の底部でのめっき膜の成長とそれ以外でのめっき膜の成長を独立に制御することができる。これによりシリンダー電極の場合、底部の被覆率が高くなるので、電極の実効面積を拡大することができる。柱状電極やプラグ形成などめっき膜で空洞を埋め込む場合、空洞の底部でのめっき膜の成長速度を速くすることができるので、す(void)やシーム(seam)の形成が抑制できる。
【００３５】
犠牲層の最上層に絶縁体からなるめっき膜成長禁止層を形成して、電解めっき法で金属膜の成長を行うことで、空洞内に選択的に金属膜を成長させることが出来、後に犠牲層上の金属膜を除去する工程が不要となる。さらに、絶縁膜として、空洞の形成（導電体膜の加工）に利用されるフォトレジスト膜を用いることによって、新たな絶縁膜を形成する必要がない。電解めっき法は選択成長なのでレジスト側面形状の影響は殆どうけない。また、導電体膜の表面を酸化して絶縁体を形成することで、ＣＶＤ装置やスパッタ装置等の成膜装置が不要となる。電解めっきは選択成長なので絶縁膜形状の影響は殆どうけない。
【００３６】
犠牲層として炭素膜を使用することで、アッシング、あるいは熱酸化による犠牲層の剥離が容易になる。これらの剥離法は下層への影響も殆どない。犠牲層と導電性スパッタ膜をシード層として併用する場合のように、犠牲層上のめっき膜のＣＭＰによる剥離が必要となる場合にオーバーエッチングがおこりにくい。
【００３７】
本形状によるシリンダー電極を採用することでめっき法による電極形成が可能になり、CVD法による下部電極形成が不要になる。シリンダー形状でのキャパシタ面積への底面の寄与は小さい(例えばアスペクト比１０の８Ｆ2セルでのシリンダー電極の側壁と底部の面積の比は50:1程度になる)ので、従来技術との差は小さく、しかも形成は容易であり、大幅な工程削減が可能になる。
【００３８】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００３９】
［第１の実施形態］
本発明の第１の実施形態を図１を参照して説明する。本実施形態では炭素膜をシリンダー電極の鋳型層及び電解めっきのシード層として用いる。
【００４０】
先ず、図１（ａ）に示すように、例えば不純物濃度５×１０15ｃｍ-3程度の（１００）面のｐ型又はｎ型のシリコン基板１０１の表面に、ｎチャネルトランジスタ形成領域にはｐウェル、またｐチャネルトランジスタ形成領域にはｎウェルを形成する（不図示）。次いで、例えば反応性イオンエッチング（ＲＩＥ）を用いて、素子領域以外の領域のシリコン基板１０１に深さ０．２μｍ程度の溝を掘りこんだ後に、溝に絶縁膜を埋め込み、いわゆるＳＴＩ（Shallow Trench Isolation）技術を用いた素子分離層１０２を形成する。
【００４１】
次に、トランジスタのゲート絶縁膜として厚さ６０ｎｍ程度のゲート酸化膜１０３ａを形成する。メモリセル部ではワード線となるゲート電極材１０３ｂを堆積する。なお、本実施形態では説明を省いたが、抵抗を小さくするためにいわゆるポリサイド構造（例えばポリＳｉ膜とＷＳｉ2 膜の多層膜。それぞれ５０ｍｍ程度の膜厚）を用いても良いし、他の構造、例えば、単純なポリＳｉ層のみやポリＳｉ層とＷ膜を用いた積層膜構造でもよい。
【００４２】
次いで、ゲート電極材１０３ｂ上に、シリコン窒化膜（Ｓｉ3Ｎ4）からなるゲートキャップ層１０３ｃを形成する。その後、ゲートキャップ層１０３ｃ上のゲート電極の形成領域に、図示されないレジスト膜を形成し、続いてこのレジスト膜をマスクに用いてゲートキャップ層１０３ｃを加工してレジスト膜を除去する。そして、ゲートキャップ層１０３ｃをマスクとして、ゲート電極材１０３ｂをパターニングすることによって、メモリセル部ではワード線となるゲート電極１０３ｂを形成する。
【００４３】
図示されないレジスト膜を形成した後、このレジスト膜、ゲートキャップ層１０３ｃ，ゲート電極１０３ｂをマスクとして、ソース／ドレイン拡散層となるｎ- 型又はｐ- 型の不純物拡散層をシリコン基板１０１の所望の領域の表面に、例えばイオン注入法により形成する。
【００４４】
全面に例えば膜厚２０ｎｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4）をＬＰ−ＣＶＤ法により堆積した後、シリコン窒化膜に対してＲＩＥ法によるエッチングを行い、ゲート電極の側壁部に側壁絶縁膜１０３ｄを形成した後、レジスト膜と側壁絶縁膜１０３ｄ及びゲートキャップ層１０３Ｃとをマスクにして所望の領域にイオン法入法でｎ+ （又はｐ+ ）型の不純物拡散層を形成することによって、ＬＤＤ構造のソース／ドレイン拡散層１０３ｅを形成する。
【００４５】
次に、例えばＣＶＤ法でＢＰＳＧからなる第１の層間絶縁膜１０４を堆積した後、第１の層間絶縁膜１０４の表面を例えば、ＣＭＰ（Chemical Mechanical Polish）法を用いて全面を研磨して平坦化する。このＣＭＰ法による第１の層間絶縁膜１０４の平坦化により、ウェハ全面がほぼ全面に渡って平坦化される。
【００４６】
次に、第１の層間絶縁膜１０４上に開口パターンを有するレジスト膜を形成した後、第１の層間絶縁膜１０４をエッチングし、第１の層間絶縁膜１０４にそれぞれのソース／ドレイン拡散層１０３ｅに接続するコンタクトホールを形成する。
【００４７】
レジスト膜を除去した後、全面にリン（Ｐ+ ）や砒素（Ａｓ+ ）等を不純物としてドーピングしたｎ+ 型のポリシリコン層をＬＰ−ＣＶＤ法により堆積した後、ＣＭＰ法やＲＩＥを用いたエッチバック法を用いてコンタクトホールにｎ+ 型のポリシリコンからなるコンタクト１０５を完全に埋め込み形成する。この埋め込まれたｎ+ 型のポリシリコンからなるコンタクト１０５は、ソース／ドレイン拡散層１０３ｅと電気的に接続されている。
【００４８】
次に、第１の層間絶縁膜１０４上にソース／ドレイン拡散層１０３ｅに接続するビット線１０６を形成する。次いで、ビット線１０６を覆う第２の層間絶縁膜１０７を堆積する。第２の層間絶縁膜１０７にビット線１０６に接続されていないコンタクト１０５が露出するコンタクトホールを形成する。コンタクトホール内に、バリアメタル１０８ａ及びタングステン膜１０８ｂを埋め込む。ＣＭＰにより第２の層間絶縁膜１０７上の金属膜を取り除く。次にＲＩＥにより前記コンタクトホール内の金属膜１０８ａ，ｂを後退させる。次にスパッタによりルテニウム膜１０８ｃを全面に形成し、ＣＭＰによりコンタクトホール内以外のルテニウム膜を取り除き、コンタクトホール内にコンタクト１０５を介してソース／ドレイン拡散層１０３ｅに接続するコンタクトプラグ１０８を形成する。
【００４９】
なお、以降の製造工程の説明において、図１（ｂ）〜図１（ｅ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
【００５０】
次いで、図１（ｂ）に示すように、犠牲層として膜厚１μｍの炭素膜１０９をＰＶＤ法により成膜する。次いで、図１（ｃ）に示すように、炭素膜１０９上にフォトレジスト膜１１０を塗布し、周知のリソグラフィ技術により、キャパシタの鋳型となるキャビティ１１１を形成する。
【００５１】
次いで、図１（ｄ）に示すように、炭素膜１０９をシード電極として電解めっき法によりルテニウム膜１１２（１１２ａ，１１２ｂ）をキャビティ１１１内に成長させる。電解めっき法の条件は以下のようなものである。めっき浴をＲｕＮＯＣｌ3（１〜１０ｇ／Ｌ）、Ｈ2ＳＯ4（５０〜１００ｇ／Ｌ）で構成し、０．５＜ＰＨ＜３、溶液温度を５５℃から７７℃に加熱し、電流密度０．００１〜０．０３〜ｃｍ2 とした。
【００５２】
炭素膜１０９の上面はフォトレジスト膜１１０で被覆されているために、ルテニウム膜１１２は、キャビティ１１１内に露出した炭素膜１０９の表面及びコンタクトプラグ１０８の上面のうちキャビティ内に露出している部分にのみ選択的に成長する。めっき時間を調整することにより、所望の膜厚のルテニウム膜１１２を形成する。この時、コンタクトプラグ１０８上に成長したルテニウム膜１１２と炭素膜１０９の表面に成長したルテニウム膜１１２ｂとが接続するまで電解めっきを行う。なお、キャビティ１１１の側壁がコンタクトホール上に接続するように設計することによって、直ちにルテニウム膜１１２ａとルテニウム膜１１２ｂとを接続させることができる。
【００５３】
次いで、図１（ｅ）に示すように、Ｏ2 とＣＦ4 を用いたダウンフローアッシングによってフォトレジスト膜１１０、及び炭素膜１０９を除去する。本実施形態ではダウンフローアッシングを用いたが、フォトレジストの剥離法としては、有機溶剤による洗浄、あるいは硫酸過酸化水素水混合液による除去等も可能であり、これらのウエットエッチングではルテニウムの溶解はおこらない。また、炭素膜の除去法としては酸化性雰囲気での低温アニール（＜４００℃＞も有効であり、ルテニウム膜に対して選択的に炭素膜を除去することが可能である。勿論このような炭素膜の除去工程中にシリコン酸化膜１０５のエッチングはおこらず、下地の損傷の可能性は皆無である。以上の工程によりシリンダー形状を有するキャパシタ下部電極が形成された。
【００５４】
続いて、Ｔａ2Ｏ5膜１１３をＣＶＤ法で形成し、キャパシタ上部電極の窒化チタン膜１１４をＣＶＤ法で形成することで、キャパシタ素子が形成される。
【００５５】
続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。なお、本実施形態では誘電体膜としてＴａ2Ｏ5を用いたが、ＺｒＯ2 、ＨｆＯ2 、Ａｌ2Ｏ3などの金属酸化物誘電体膜を用いることも可能である。本実施形態では誘電体膜の成膜方法としてはＣＶＤ法を用いているが、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）のような段差被覆性に優れた方法を用いることも可能である。
【００５６】
本実施形態では、上部電極として窒化チタン膜を用いているが、ルテニウムや白金をＣＶＤにより形成することで、より耐圧と誘電率の大きいキャパシタを形成することが可能になる。ただし、ＣＶＤ法を用いることで従来技術で指摘したように、基板の裏面や周辺部での貴金属汚染が生じる可能性があるので、本実施形態では窒化チタンを上部電極として採用している。
【００５７】
なお、本実施形態によって形成される下部電極１１２の形状は図２のようになる。通常のシリンダー電極に比べて底部の一部に電極材料がないことになるが、シリンダー形状電極の場合全表面積に占める底部の割合は数％以下なので実用上は問題ないといえる。図２において、Ａは図１において左側の下部電極の断面、Ｂは右側の下部電極の断面を示している。
【００５８】
本実施形態によれば、犠牲層の炭素膜（導電体膜）１０９を電解めっき法におけるシード層として利用することで、新たにシード層を形成する必要が無く、円筒状のルテニウム膜（下部電極）１１２の側壁の厚膜化を防止することができる。
【００５９】
また、炭素膜１０９の上部にレジスト膜１１３を残置した状態で、ルテニウム膜１１２を形成することで、鋳型層上のルテニウム膜１１２を除去する工程が不要となる。
【００６０】
なお、ここではコンタクトプラグを形成するために、コンタクトホール内にルテニウム膜を埋め込んだが、ルテニウムに変えてＷＮ，ＴｉＡｌＮ，ＴａＳｉＮ等の耐酸化性を有する導電体膜を埋め込むことも可能である。本実施形態の方法ではフォトリソグラフィ工程での合わせずれにより、シリンダー電極の外側でコンタクトプラグ上面の一部が露出する可能性があるので、誘電体膜と接しても問題のない導電体膜をコンタクトプラグ上面に埋め込むか、コンタクトプラグ自体をそのような導電体膜で形成することが重要である。
【００６１】
（第２の実施形態）
本発明の第２の実施形態を図３を参照して説明する。
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図３（ａ）に示すような構造を形成する。なお、本図（図３（ａ））、並びに図３（ｂ）〜図３（ｅ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
【００６２】
次に、次に犠牲層として第１の硼素ドープ非晶質シリコン膜２０９を５０ｎｍ、第２の硼素ドープ非晶質シリコン膜２１０を１０００ｎｍ、熱ＣＶＤ法により形成する。ＣＶＤガスはＳｉ2Ｈ6及びＢ2Ｈ6であり、成膜温度は３００℃である。
第２の硼素ドープ非晶質シリコン膜２１０の電気伝導度は第１の硼素ドープ非晶質シリコン膜２０９の約１／２になるように、硼素濃度は調整されている。
【００６３】
次いで、図３（ｂ）に示すように、第２の硼素ドープ非晶質シリコン膜２１０の上にフォトレジスト膜２１１を塗布し、周知のリソグラフィ技術とＲＩＥ技術により、キャパシタの鋳型となるキャビティ２１２を形成する。
【００６４】
次いで、図３（ｃ）に示すように、前記二層の硼素ドープ非晶質シリコン膜２０９，２１０を電極として電解めっき法によりルテニウム膜２１３を前記キャビティ２１２内に成長させる。めっき法の条件は第１の実施形態と同様である。第２の硼素ドープ非晶質シリコン膜２１０の上面はフォトレジスト膜２１１で被覆されているために、ルテニウム膜２１３はキャビティ２１２内に露出した第１の硼素ドープ非晶質シリコン膜２０９及び第２の硼素ドープ非晶質シリコン膜２１０の表面及びコンタクトプラグ１０８の上面のうちキャビティ２１２内に露出している部分にのみ選択的に成長する。また、第１及び第２の硼素ドープ非晶質シリコン膜２０９，２１０は電気伝導度が異なるのでルテニウム膜２１３は第１の硼素ドープ非晶質シリコン膜２０９及びコンタクトプラグ１０８上面で速く成長し、その結果、キャビティ２１２の底部が優先的に被覆される。
【００６５】
次にＯ2 とＣＦ4 を用いるダウンフローアッシングによってフォトレジスト膜２１１、ＣＤＥにより硼素ドープ非晶質シリコン膜２０９、２１０を除去する。本実施形態では、フォトレジスト膜２１１の除去にダウンフローアッシングを用いたが、フォトレジスト膜２１１の剥離法としては、有機溶剤による洗浄、あるいは硫酸過酸化水素水混合液による除去等も可能であり、これらのウエットエッチングではルテニウムの溶解はおこらない。また、硼素ドープ非晶質シリコン膜の除去工程中に、ルテニウム膜またはシリコン酸化膜系の層間絶縁膜１０７のエッチングはおこらず、下地の損傷の可能性は皆無である。以上の工程によりシリンダー形状を有するキャパシタ下部電極が形成された。
【００６６】
続いてＴａ2Ｏ5膜２１４をＣＶＤ法で形成し、キャパシタ上部電極の窒化タングステン膜２１５をＣＶＤ法で形成することで、キャパシタ素子が形成される。続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【００６７】
本実施形態ではめっき成長の鋳型となる犠牲膜を電気伝導度の異なる２種類の導電体膜の積層構造とする。これにより電解めっきを行う際の電流密度をキャビティ内部で分布させることができるために、より底部の被覆率の高いシリンダー形状を実現することができる。
【００６８】
以上の例では二層構造を有する犠牲膜としてＣＶＤにより形成される硼素ドープ非晶質シリコン膜を用いたが、電界集中を緩和するために硼素の濃度を段階的に制御することも可能である。また、電気伝導度の異なる金属膜をスパッタ法により形成する、例えばチタン、窒化チタン積層膜のような膜を用いることも可能である。また、積層導電体膜の形成方法としては塗布膜を用いることも可能である。
【００６９】
（第３の実施形態）
本発明の第３の実施形態を図４を参照して説明する。
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図４（ａ）に示すような構造を形成する。なお、本図（図４（ａ））、並びに図４（ｂ）〜図４（ｅ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
【００７０】
次に、めっき成長の鋳型となる犠牲層として第１の硼素ドープ非晶質シリコン膜３０９を７０ｎｍ、硼素ドープシリコン酸化膜３１０を１０ｎｍ、第２の硼素ドープ非晶質シリコン膜３１１を１０００ｎｍ、熱ＣＶＤ法により形成する。ＣＶＤガスはＳｉ2Ｈ6、Ｂ2Ｈ6、及び酸素であり、成膜温度は３００℃である。硼素ドープシリコン酸化膜３１０は硼素ドープ非晶質シリコン膜成膜雰囲気に酸素を導入することで連続的に形成することができる。
【００７１】
次いで、図４（ｂ）に示すように、犠牲層３０９，３１０，３１１上にフォトレジスト膜３１２を塗布し、周知のリソグラフィ技術とＲＩＥ技術により、キャパシタの鋳型となるキャビティ３１３を形成する。更に周辺部の第２の砒素ドープ非晶質シリコン膜３０９及び硼素ドープシリコン酸化膜３１０のエッジをエッチング、第１の硼素ドープ非晶質シリコン膜３０９単層のみに通電できるように加工する。
【００７２】
次いで、図４（ｃ）に示すように、まず、第１の硼素ドープ非晶質シリコン膜３０９にのみ通電し、キャビティ３１３底部にのみルテニウム膜３１４を成長させ、キャビティ３１３底部を完全にルテニウム膜３１４で被覆する。なお、めっき法の条件は第１の実施形態と同様である。
【００７３】
次に、図４（ｄ）に示すように、第１及び第２の硼素ドープ非晶質シリコン膜３０９，３１１に通電し、キャビティ３１３側壁全面でルテニウム膜３１４を成長させ、シリンダー形状の電極を形成する。第２の硼素ドープ非晶質シリコン膜３１１の上面はフォトレジスト膜３１２で被覆されているために、ルテニウム膜３１４はキャビティ３１３内に露出した第１及び第２の硼素ドープ非晶質シリコン膜３０９，３１１の表面及びコンタクトプラグ１０８の上面のうちキャビティ内に露出している部分にのみ選択的に成長することになる。
【００７４】
次いで、図４（ｄ）に示すように、Ｏ2 とＣＦ4 を用いたダウンフローアッシングによってフォトレジスト膜３１２、ＣＤＥにより第１及び第２の硼素ドープ非晶質シリコン膜３０９、３１１と硼素ドープシリコン酸化膜３１０を除去する。本実施形態ではフォトレジスト膜３１２の除去にダウンフローアッシングを用いたが、フォトレジスト膜の剥離法としては、有機溶剤による洗浄、あるいは硫酸過酸化水素水混合液による除去等も可能であり、これらのウエットエッチングではルテニウムの溶解はおこらない。硼素ドープシリコン酸化膜３１０の膜厚は薄いので、ＣＤＥによる除去が可能である。また、硼素ドープ非晶質シリコン膜３０９，３１１の除去工程中にルテニウム膜のエッチングはおこらず、下地の損傷の可能性は皆無である。以上の工程によりシリンダー形状を有するキャパシタ下部電極が形成された。
【００７５】
続いてＴａ2Ｏ5膜３１５をＡＬＤ法で形成し、キャパシタ上部電極の窒化チタン膜３１６をＣＶＤ法で形成することで、キャパシタ素子が形成される。
続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【００７６】
本実施形態では犠牲膜を金属−絶縁体−金属の積層構造（ＭＩＭ構造）とする。これによりルテニウム膜をキャビティの下部で最初に電解めっきにより成長させ、次にキャビティ上部で成長させることができるので、第２の実施形態と同様に底部の被覆率の高いシリンダー形状を実現することができ、かつ第２の実施形態よりも高い制御性を実現することができる。
【００７７】
以上の例ではＭＩＭ構造を有する犠牲膜をＣＶＤにより成膜したが、スパッタ法による成膜、または塗布膜を用いることも可能である。
【００７８】
（第４の実施形態）
本発明の第４の実施形態を図５を参照して説明する。
【００７９】
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図５（ａ）に示すような構造を形成する。なお、本図（図５（ａ））、並びに図５（ｂ）〜図５（ｄ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。 次に、めっき成長の鋳型となる犠牲層として膜厚１μｍのアルミニウム膜４０９をンスパッタ法により成膜する。
【００８０】
次いで、図５（ｂ）に示すように、アルミニウム膜４０９表面をＲＴＡにより酸化してアルミナ膜４１０をアルミニウム膜４０９の表面に形成する。次にアルミナ膜４１０上にフォトレジストを塗布し、周知のリソグラフィ技術により、キャパシタの鋳型となるキャビティ４１１を形成し、ダウンフローアッシングによりフォトレジスト膜を除去する。
【００８１】
次いで、図５（ｃ）に示すように、アルミニウム膜４０９を電極として電解めっき法によりルテニウム膜４１２を前記キャビティ４１１内に成長させる。めっき法の条件は第１の実施形態と同様である。
【００８２】
アルミニウム膜４０９の上面はアルミナ膜４１０で被覆されているために、ルテニウム膜４１２はキャビティ４１１内に露出したアルミニウム膜４０９の表面及びコンタクトプラグ１０８の上面のうちキャビティ４１１内に露出している部分にのみ選択的に成長する。めっき時間を調整することにより、所望の膜厚のルテニウム膜を形成する。
【００８３】
次いで、図４（ｄ）に示すように、塩酸過酸化水素水混合液によるウエットエッチングによってアルミナ膜４１０、及びアルミニウム膜４０９を除去する。このウエットエッチングではルテニウム膜４１２及びシリコン酸化膜系の層間絶縁膜１０７のエッチングはおこらず、下地の損傷の可能性は皆無である。以上の工程によりシリンダー形状を有するキャパシタ下部電極が形成された。続いてＡｌ2Ｏ3膜４１３をＡＬＤ法で形成し、キャパシタ上部電極のルテニウム膜４１４をＣＶＤ法で形成することで、キャパシタ素子が形成された（図４ｃ）。
【００８４】
続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【００８５】
以上の例ではアルミニウム膜を用いたがチタン、タングステン、あるいは窒化チタン等の金属膜を用いることも可能である。アルミナの形成はアルミニウム膜の酸化により行ったが、スパッタにより行うことも可能である。
【００８６】
本実施形態では犠牲膜としてアルミニウム膜とアルミナの積層膜を用いる。アルミニウム膜は既にＬＳＩの配線工程で広く使われており、成膜技術が確立されている。特にシリンダー電極等の犠牲膜ではミクロンオーダーの厚膜の形成が必要だが、ＬＳＩの配線工程ではミクロンオーダーのアルミニウム膜の成膜技術が確立されているという利点がある。また、選択的に電解めっきを行うための絶縁膜としてアルミナを用いることで、絶縁膜の形成をアルミニウムの酸化によって形成することが可能になる。
【００８７】
（第５の実施形態）
本発明の第５の実施形態を図６を参照して説明する。
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図６（ａ）に示すような構造を形成する。なお、図６（ａ）、並びに図６（ｂ）〜図６（ｄ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
次にシリコン窒化膜５０９をＬＰＣＶＤにより５０ｎｍ形成する。次に前記シリコン窒化膜５０９上に膜厚１μｍのアルミニウム膜５１０をスパッタ法により成膜する。
【００８８】
次いで、図６（ｂ）に示すように、アルミニウム膜５１０上にレジストを塗布し、フォトリソグラフィ技術によってキャパシタ形成領域に開口を有するレジスト膜を形成する。レジスト膜の開口から、ＲＩＥ技術によりアルミニウム膜及びシリコン窒化膜を加工した後、レジスト膜をアッシングにより除去してキャパシタ下部電極が形成されるキャビティ５１１を形成する。キャビティ５１１加工形状はアルミニウム膜の側壁が８９゜以上、シリコン窒化膜はテーパーをつけて８０゜〜８５゜に加工する。
【００８９】
次いで、図６（ｃ）に示すように、ＬＴＳ（ＬｏｎｇＴｈｒｏｇｕｈＳｐｕｔｔｅｒ）法でルテニウム膜５１２を基板全面に２０ｎｍ形成する。キャビティ５１１側壁部ではアルミニウム膜５１０はほぼ垂直に加工されているために、ルテニウム膜厚は極めて薄く不均一になるが、シリコン窒化膜５０９及びキャビティ５１１の底部はルテニウム膜５１２で被覆される。
【００９０】
次いで、図６（ｄ）に示すように、ルテニウム膜５１２及びアルミニウム膜５１０をシード層として電解めっき法によりルテニウム膜５１３を前記キャビティ５１１内に選択的に成長させる。めっき法の条件は第１の実施形態と同様である。
【００９１】
電解めっきで形成されるルテニウム膜５１３はアルミニウム膜５１０、またはルテニウム膜５１２からほぼ等方的に成長する。
【００９２】
次いで、図６（ｅ）に示すように、基板全面にレジストを塗布し、キャビティ５１１内部にフォトレジスト膜５１４を埋め込む。次にＣＭＰ技術により、フォトレジスト膜５１４及びキャビティ外にはみ出したルテニウム膜５１３を除去し、キャビティ５１１へのルテニウム膜５１３の埋め込みが完了する。
【００９３】
次いで、図６（ｆ）に示すように、ダウンフローアツシャーによりフォトレジスト膜５１４を除去し、塩酸過酸化水素水混合液でアルミニウム膜５１０をウエットエッチング除去することでキャパシタ下部電極が形成される。
【００９４】
次にＣＶＤ法によりＴａ2Ｏ5膜５１５、更に上部電極となるルテニウム膜５１６をＣＶＤ法により形成する（図６ｄ）。続いてフォトリソグラフィ技術及びＲＩＥ技術によりルテニウム膜を加工することにより、メモリーセル領域が形成された。続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【００９５】
本実施形態では電解めっきのシード層として導電性犠牲膜とロングスロースパッタ（ＬＴＳ）法で形成したルテニウム膜とを併用することで、キャパシタ下部電極を深く支持膜内に埋め込んだ構造を形成するものである。これにより、アスペクト比の大きい下部電極を形成しても、電極が倒れる等の問題を抑止することができる。穴の内部に電解めっき膜を形成する方法としてスパッタでシード層を形成する技術はＬＳＩの配線工程で用いられているが、穴の側壁を被覆するようにシードとなるスパッタ膜を形成する場合既に述べたように、シード膜を厚くスパッタしなければならず、シリンダー構造を作成する場合にはシリンダー側壁の膜厚が厚くなりすぎるという問題があった。本実施形態では、スパッタ膜は支持層の側壁を覆い、導電体犠牲層との電気的接続を保つことができればよいので、仮にキャビティの側壁に殆どスパッタ膜が形成されなくても問題ないという利点がある。また、本方法では電極とコンタクトプラグとの合わせずれが生じても、コンタクトプラグの上面が誘電体成膜時の酸化性雰囲気に露呈されないという利点もある。
【００９６】
本実施形態では犠牲層としてアルミニウム膜を用いたが、炭素膜を用いることも可能である。炭素膜を用いる場合、犠牲層上面に形成されたルテニウム膜のＣＭＰによる除去がより容易になるという利点がある。またアッシャー等によるキャビティ内に埋め込まれたレジスト膜と犠牲層の炭素膜の同時剥離が可能になるので工程数削減に有効である。
【００９７】
（第６の実施形態）
本発明の第６の実施形態を図７を参照して説明する。本実施形態では犠牲層としてタンタル膜とＳＯＧ膜の積層膜を用い、ＢＳＴの下部電極となる柱状電極を形成する。タンタル膜は弗酸でウエットエッチングされないのでＳＯＧの弗酸による選択剥離が可能である。
【００９８】
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図７（ａ）に示すような構造を形成する。なお、図７（ａ）、並びに図７（ｂ）〜図７（ｄ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
次に、犠牲層として膜厚１μｍのタンタル膜６０９をスパッタ法により成膜する。
【００９９】
次いで、図７（ｂ）に示すように、タンタル膜６０９上にＳＯＧ膜６１０を６０ｎｍ塗布する。次に周知のリソグラフィ技術により、前記ＳＯＧ膜６１０をパターニングし、ＳＯＧ膜６１０をハードマスクとしてタンタル膜６０９をＲＩＥにより加工してキャパシタの鋳型となるキャビティ７１１を形成する。
【０１００】
次いで、次いで、図７（ｃ）に示すように、タンタル膜６０９をシード層として電解めっき法によりルテニウム膜６１２を前記キャビティ６１１内に成長させる。めっき法の条件は第１の実施形態と同様であるが、本実施形態ではＢＳＴキャパシタ用の柱状電極形成が目的であるので、キャビティ６１１内はルテニウム膜６１２で完全に埋め込んでしまうことが特徴である。ここでタンタル膜６０９の上面はＳＯＧ膜６１０で被覆されているために、ルテニウム膜６１２はキャビティ６１１内にのみ選択的に成長する。
【０１０１】
次いで、図７（ｄ）に示すように、弗酸によるウエットエッチングでＳＯＧ膜６１０を除去する。既述したようにタンタル膜は弗酸には溶解せず、キャビティ６１１内部はルテニウム膜６１２で埋め込まれているので、下地への影響は皆無である。次にＣＦ4プラズマ中でタンタル膜６０９を選択的にドライエッチングすることで柱状形状を有するキャパシタ下部電極が形成された。続いてＢＳＴ膜６１３をＣＶＤ法により形成し、キャパシタ上部電極となるルテニウム膜６１４をＣＶＤ法で形成することで、キャパシタ素子が形成される。続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【０１０２】
（第７の実施形態）
本発明の第７の実施形態を図８を参照して説明する。本実施形態ではＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）膜の電極となる白金電極を白金コンタクトプラグ上に形成する。Ｐｔ膜のＣＶＤやＲＩＥｌによる加工は極めて困難であったが、本発明ではめつき法のみによる形成が可能であり、選択成長を行うためにＲＩＥ加工も下部電極形成には不要である。
【０１０３】
第１の実施形態において図１（ａ）を用いて説明した工程を用いて、図６（ａ）に示すような構造を形成する。なお、図６（ａ）、並びに図６（ｂ）〜図６（ｄ）では、シリコン基板１０１，素子分離層１０２，トランジスタ１０３，第１の層間絶縁膜１０４，及びコンタクト１０５の図示を省略している。
次に、アルミニウム膜７０９をスパッタ法により５００ｎｍ形成し、全面にフォトレジスト膜７１０を塗布し、通常のフォトリソグラフィ技術とＲＩＥ技術により加工してプラグ電極に連通するキャビティ７１１を形成する。この時、フォトレジスト膜７１０は除去しないで残存させておく。次に、電解めっき法によりキャビティ７１１内に白金膜７１２を埋め込み形成する。白金膜を形成するめっき法の条件は以下のようなものである。
【０１０４】
めっき浴をＰｔＣｌ4５Ｈ2Ｏ（５〜１００ｇ／Ｌ）、ＨＣｌ（５〜１００ｇ／Ｌ）、ＮＨ4Ｃｌ（１０〜１００ｇ／Ｌ）およびＮＨ3 （２８％水溶液）で構成し、０．５＜ＰＨ＜２．５、溶液温度を室温、電流密度０．００５〜０．１〜ｃｍ2 とした。アルミニウム膜８０７の上面はフォトレジスト膜８０８で被覆されているので、白金膜７１２はキャビティ７１１内にのみ選択的に成長する。
【０１０５】
次いで、図８（ｂ）に示すように、アッシングによりフォトレジスト膜７１０を剥離し、塩酸過酸化水素水混合液によりアルミニウム膜７０９を除去する。続いて基板全面にプラズマシリコン酸化膜７１３を形成し、ＣＭＰ法により平坦化して、白金膜７１２の表面を露出させる。以上で白金膜７１２がコンタクトプラグとして加工される。
【０１０６】
次いで、図８（ｃ）に示すように、基板全面に膜厚１μｍのアルミニウム膜７１４をスパッタ法により成膜した後、全面にフォトレジスト膜７１５を塗布し、通常のフォトリソグラフィ技術とＲＩＥ技術により加工して白金膜７１２に連通するキャビティ７１６を形成する。この時、フォトレジスト膜７１５は除去しないで残存させる。次に電解めっき法により前記キャビティ内に白金膜７１７を埋め込む。白金膜を形成するめっき法の条件はプラグ形成時と同様である。
【０１０７】
次いで、図８（ｄ）に示すように、加熱した硫酸過酸化水素水混合液によるウエットエッチングでフォトレジスト膜７１５及びアルミニウム膜７１４を除去する。以上によりキャパシタ下部電極が形成される。
【０１０８】
次いで、図８（ｅ）に示すように、ＣＶＤ法によりＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜７１８を３０ｎｍ、更に上部電極となる白金膜７１９を５ｎｍ、及び窒化チタン膜７２０を１００ｎｍスパッタにより順次成膜する。続いてフォトリソグラフィ技術及びＲＩＥ技術により白金膜７１９及び窒化チタン膜７２０を加工することにより、メモリセル領域が形成される。続いて絶縁膜及び配線を形成することにより半導体装置が形成されるが以下の工程は省略する。
【０１０９】
なお、本実施形態には、白金の代わりにＳｒＢｉ2Ｔａ2Ｏ9膜の電極となるイリジウム電極及びコンタクトの形成に適用することもできる。上述したように、めっき法のみによる形成が可能であり、イリジウムのＲＩＥも下部電極形成には不要である。
【０１１０】
なお、イリジウム膜を形成するめっき法の条件は以下のようなものである。
めっき浴を（ＮＨ4）2ＩｒＣｌ6（５〜１５ｇ／Ｌ）、（ＮＨ4）2ＳＯ4（１〜５０ｇ／Ｌ）およびＨ2ＳＯ4（０．２〜２ｇ／Ｌ）で構成し、０．５＜ＰＨ＜３．５、溶液温度を３０℃から５０℃に加熱し、電流密度０．００５〜０．０５Ａ／ｃｍ2 とした。
【０１１１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、 なお、以上の実施形態では電極膜としてルテニウム膜、白金膜、イリジウム膜の例をあげたが本発明はとれらの金属にとどまるものではなく、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）等への応用が可能である。また、本発明は貴金属膜の形成のみに限定されるものではなく、ニッケルなどのようにＣＶＤやＲＩＥが困難な金属膜の埋め込みや加工を行う際にも有効である。その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１１２】
【発明の効果】
以上説明したように本発明によれば、円筒状電極の側壁の厚膜化を防止すると共に、下層の絶縁膜をエッチングするおそれがないので、結果として良質な高誘電体膜や強誘電体膜を用いたキャパシタを形成することができ、集積度の高い記憶素子を再現性よく製造することができるようになる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図２】図１に示す、ルテニウム膜の構成を示す図。
【図３】第２の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図４】第３の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図５】第４の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図６】第５の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図７】第６の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図８】第７の実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図９】従来の半導体装置の製造方法を示す工程断面図。
【符号の説明】
１０１…シリコン基板
１０２…素子分離層
１０３…トランジスタ
１０４…第１の層間絶縁膜
１０５…コンタクト
１０６…ビット線
１０７…第２の層間絶縁膜
１０８…コンタクトプラグ
１０９…炭素膜
１１０…フォトレジスト膜
１１１…キャビティ
１１２…ルテニウム膜（下部電極）
Claims (5)
- 半導体基板上に、導電体膜を１層以上含むと共に、最上層に絶縁膜が形成された犠牲層を形成する工程と、
前記犠牲層に電解めっき法の鋳型となる空洞を形成する工程と、
前記導電体膜をシード層として利用する電解めっき法により、前記空洞の表面に、金属膜を成長させ、円筒状の電極を形成する工程と、
前記犠牲層を剥離して前記円筒状の電極を露出させる工程とを含むことを特徴とする半導体装置の製造方法。 - 前記円筒状の電極を露出させた後、該電極の表面に金属酸化物誘電体膜及び上部電極を順次成膜してキャパシタ素子を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 半導体基板上に、絶縁体からなる支持層と導電体膜とを順次積層した犠牲層を形成する工程と、
前記犠牲層に電解めっき法の鋳型となる空洞を形成する工程と、
前記空洞の底部及び犠牲層上に、スパッタ法を用いて導電性スパッタ膜を成膜する工程と、
前記導電体膜及び導電性スパッタ膜をシード層として利用する電解めっき法により、前記空洞の表面に、金属膜を成長させ、有底円筒状の電極を形成する工程と、
前記犠牲層の支持層を残しつつ前記導電体膜を剥離して前記有底円筒状の電極を露出させる工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に電気伝導度が順次低くなるように複数層の導電体膜を形成し、且つ最上層に絶縁膜を形成することにより犠牲層を形成する工程と、
前記犠牲層に電解めっき法の鋳型となる空洞を形成する工程と、
前記導電体膜をシード層として利用する電解めっき法を用いて金属膜を成長させ、前記空洞内に円筒状の電極を形成する工程と、
前記犠牲層を剥離して、円筒状の電極を露出させる工程とを含むことを特徴とする半導体装置の製造方法。 - 前記犠牲層として半導体基板上に、第１の導電体膜，絶縁体膜，第２の導電体膜，及び前記最上層の絶縁膜を順次積層し、電解めっき法により、前記空洞内に金属膜を成長させる工程は、第１の導電体膜のみをシード層に利用して、前記空洞内の下部に前記金属膜を成長させる工程と、第１及び第２の導電体膜をシード層に利用した電解めっき法により前記金属膜を更に成長させる工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
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