KR100281906B1 - 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터 - Google Patents

반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터 Download PDF

Info

Publication number
KR100281906B1
KR100281906B1 KR1019990007502A KR19990007502A KR100281906B1 KR 100281906 B1 KR100281906 B1 KR 100281906B1 KR 1019990007502 A KR1019990007502 A KR 1019990007502A KR 19990007502 A KR19990007502 A KR 19990007502A KR 100281906 B1 KR100281906 B1 KR 100281906B1
Authority
KR
South Korea
Prior art keywords
film
oxide
metal
conductive
seed layer
Prior art date
Application number
KR1019990007502A
Other languages
English (en)
Other versions
KR20000059695A (ko
Inventor
이병택
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019990007502A priority Critical patent/KR100281906B1/ko
Publication of KR20000059695A publication Critical patent/KR20000059695A/ko
Application granted granted Critical
Publication of KR100281906B1 publication Critical patent/KR100281906B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터에 관한 것으로, 반도체기판 상에 층간절연막 및 제1 도전막을 차례로 형성하고, 제1 도전막 및 층간절연막을 연속적으로 패터닝하여 반도체기판의 소정영역을 노출시키는 홀을 형성한다. 홀 내부에 홀 주변의 제1 도전막 표면보다 낮은 표면을 갖고 제2 도전막으로 이루어진 리세스된 플러그를 형성하고, 리세스된 플러그 상에 선택적으로 시드층 패턴을 형성한다. 시드층 패턴이 형성된 반도체기판 전면에 시드층 패턴을 노출시키는 스토리지 전극 콘택홀을 구비하는 희생절연막 패턴을 형성한다. 스토리지 전극 콘택홀 내에 시드층 패턴과 접촉하는 스토리지 전극을 전기도금법으로 선택적으로 형성하고, 희생절연막 패턴을 제거하여 서로 이웃한 스토리지 전극들 사이의 제1 도전막을 노출시킨다. 노출된 제1 도전막을 식각하여 층간절연막을 노출시킨다.

Description

반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터{Method for fabricating capacitor of semiconductor device and capacitor fabricated thereby}
본 발명은 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터에 관한 것이다.
반도체소자들 중에 DRAM과 같은 반도체 기억소자는 복수개의 셀을 구비한다. 하나의 DRAM 셀은 하나의 억세스 트랜지스터 및 하나의 셀 커패시터로 구성된다. 셀 커패시터는 DRAM 소자의 전기적인 특성 및 신뢰성에 직접적으로 영향을 준다. 다시 말해서, 셀 커패시턴스가 감소하면, 셀의 저전압 특성(low voltage characteristic)이 저하됨은 물론 소프트 에러 발생률(SER)이 증가한다. 그러나, DRAM 소자의 집적도가 증가할수록 하나의 단위 셀이 차지하는 면적은 점점 감소한다. 따라서, 고집적 DRAM 소자의 셀 커패시턴스를 증가시키기 위하여 여러가지의 셀 제조방법 및 셀 구조가 제안된 바 있다.
제한된 면적 내에 형성되는 셀 커패시터의 커패시턴스를 증가시키기 위해서는 스토리지 전극 및 플레이트 전극 사이에 고유전상수를 갖는 물질막을 개재시키거나 스토리지 전극의 표면적을 증가시켜야 한다. 스토리지 전극의 표면적을 증가시키는 방법은 복잡한 공정이 요구되므로 우수한 재현성을 얻기가 어렵다. 이에 반하여, 고유전상수를 갖는 물질막, 예컨대 PZT(Pb(Zr,Ti)O3)막 또는 BST((Ba,Sr)TiO3)막을 유전체막으로 사용하여 고성능(high performance) 커패시터를 형성하는 방법은 커패시터의 구조가 복잡하지 않으므로 제조공정이 단순한 잇점이 있다. 그러나, 고유전상수를 갖는 물질막을 유전체막으로 사용하는 경우에는 커패시터의 전극, 특히 스토리지 전극을 내산화성 도전막으로 형성하여야 한다. 이는, 스토리지 전극을 형성한 후에 고유전상수를 갖는 유전체막, 즉 BST막 또는 PZT막을 형성할 때, 약 550℃ 이상의 온도 및 산소분위기에서 열처리하는 공정이 요구되기 때문이다. 상기 열처리 공정은 PZT막 또는 BST막의 성질을 개선하기 위하여 실시된다. 따라서, 고유전상수를 갖는 물질막을 유전체막으로 채택하는 커패시터의 스토리지 전극은 반드시 내산화성 도전막으로 형성하여야 한다. 이러한 내산화성 도전막으로는 백금막이 널리 사용된다. 그러나, 백금막은 건식 식각공정으로 패터닝하기가 어렵다. 이는, 백금막이 화학적으로 매우 안정된 물질막이므로 화학적인 반응을 이용하는 식각 공정으로 패터닝하기가 어렵기 때문이다. 따라서, 슬러리를 사용하는 화학기계적 연마(CMP) 공정 역시 백금막을 패터닝하는 데 적합하지 않다. 또한, 백금막을 스퍼터 식각과 같은 물리적인 방법으로 패터닝할 경우에 스퍼터 식각 공정에 의해 백금막 표면으로부터 이탈되는 백금 원자들은 백금막의 측벽에 다시 흡착된다. 따라서, 스퍼터 식각과 같은 물리적인 식각 공정 역시 0.5㎛ 이하의 미세한 백금막 패턴을 형성하기에 적합하지 않다. 결과적으로, 고집적 반도체소자에 적합한 미세한 백금막 패턴을 형성하기 위해서는 전면 에치백(blanket etch back)공정 또는 전기도금(electrical plating) 공정 등을 이용하는 것이 적합하다.
도 1 내지 도 3은 전기도금 공정을 이용하는 종래의 셀 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 상기 반도체기판(1)의 소정영역을 노출시키는 콘택홀을 구비하는 층간절연막(3)을 형성한다. 상기 콘택홀 내에 플러그(5), 예컨대 텅스텐 플러그를 선택적으로 형성하고, 상기 플러그(5)가 형성된 반도체기판 전면에 시드층(seed layer; 7)을 형성한다. 상기 시드층(7)은 건식 식각에 의한 패터닝이 용이하면서 전기도금 공정시 내산화성 도전막에 대한 시드층 역할을 할 수 있는 도전막, 예컨대 TiN막, TiAlN막, 또는 TiSiN막으로 형성한다.
도 2를 참조하면, 상기 시드층(7) 상에 절연막(9)을 형성하고, 상기 절연막(9)을 패터닝하여 시드층(7)의 소정영역을 노출시키는 홀을 형성한다. 상기 홀에 의해 노출된 시드층(7) 상에 선택적으로 전기도금법을 사용하여 백금과 같은 내산화성 도전물질로 이루어진 스토리지 전극(11)을 형성한다.
도 3을 참조하면, 상기 절연막(9)을 제거하여 스토리지 전극(11) 주변의 시드층(7)을 노출시킨다. 상기 노출된 시드층(7)을 건식 식각하여 스토리지 전극(11) 아래에 시드층 패턴(7a)을 형성한다.
상술한 종래의 기술에 따르면, 스토리지 전극 및 플러그 사이에 시드층 패턴이 개지된다. 따라서, 후속공정에서 스토리지 전극 상에 고유전상수를 갖는 물질막을 형성하면, 시드층 패턴이 쉽게 산화된다. 이는, 시드층이 건식 식각공정에 의한 패터닝이 용이한 반면에 산화성 도전막으로 형성되기 때문이다. 결과적으로, 스토리지 전극 및 플러그 사이의 접촉저항이 증가하여 커패시터의 오동작을 유발시킨다.
본 발명의 목적은 내산화성 도전막으로 형성되는 스토리지 전극을 용이하게 패터닝할 수 있고, 고유전상수를 갖는 유전체막을 형성하는 동안 스토리지 전극의 신뢰성이 저하되는 현상을 방지할 수 있는 반도체소자의 커패시터 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 반도체소자의 커패시터 제조방법에 의해 제조된 커패시터를 제공하는 데 있다.
도 1 내지 도 3은 종래기술에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명에 따른 커패시터의 단면도이다.
도 5 내지 도 10은 본 발명에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 층간절연막 및 제1 도전막을 차례로 형성하는 단계와, 상기 제1 도전막 및 상기 층간절연막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 홀을 형성하는 단계와, 상기 홀 내부에 상기 홀 주변의 제1 도전막 표면보다 낮은 표면을 갖고 제2 도전막으로 이루어진 리세스된 플러그를 형성하는 단계와, 상기 리세스된 플러그 상에 선택적으로 시드층 패턴을 형성하는 단계와, 상기 시드층 패턴이 형성된 반도체기판 전면에 상기 시드층 패턴을 노출시키는 스토리지 전극 콘택홀을 구비하는 희생절연막 패턴을 형성하는 단계와, 상기 스토리지 전극 콘택홀 내에 상기 시드층 패턴과 접촉하는 스토리지 전극을 전기도금법으로 선택적으로 형성하는 단계와, 상기 희생절연막 패턴을 제거하여 서로 이웃한 스토리지 전극들 사이의 제1 도전막을 노출시키는 단계와, 상기 노출된 제1 도전막을 식각하여 상기 층간절연막을 노출시키는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체기판 상에 형성되고 상기 반도체기판의 소정영역을 노출시키는 홀을 구비하는 층간절연막과, 상기 홀을 채우되 상기 층간절연막의 표면보다 낮은 리세스된 플러그와, 상기 리세스된 플러그 상에 형성되고 그 표면이 오목한 시드층 패턴과, 상기 시드층 패턴 상에 형성된 스토리지 전극을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들를 상세히 설명하기로 한다.
먼저, 도 5 내지 도 10을 참조하여 본 발명에 따른 커패시터 제조방법을 설명하기로 한다. 여기서 소개되는 도면들은 DRAM소자의 셀 커패시터를 예로 하였으나, 본 발명은 DRAM소자의 셀 커패시터에 한정되지 않고 반도체소자를 구성하는 일반적인 커패시터에 적용하는 것이 가능하다.
도 5를 참조하면, 반도체기판(21)의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막들(23)을 형성한다. 소자분리막들(23) 사이의 활성영역에 게이트 전극(25) 및 소오스/드레인 영역(27a, 27b)으로 구성되는 억세스 트랜지스터를 형성한다. 상기 억세스 트랜지스터가 형성된 반도체기판 전면에 제1 층간절연막(29)을 형성하고, 상기 제1 층간절연막(29)을 패터닝하여 억세스 트랜지스터의 드레인 영역(27b)을 노출시키는 비트라인 콘택홀을 형성한다. 상기 비트라인 콘택홀을 덮고 상기 드레인 영역(27b)과 전기적으로 연결된 비트라인(31)을 형성한다. 상기 비트라인(31)이 형성된 반도체기판 전면에 제2 층간절연막(33)을 형성한다. 여기서, 상기 제1 및 제2 층간절연막(29, 33)은 하나의 층간절연막(34)을 구성한다.
도 6을 참조하면, 상기 제2 층간절연막(33) 상에 제1 도전막(35)을 형성한다. 상기 제1 도전막(35)은 건식 식각공정으로 패터닝이 용이한 물질막으로 형성한다. 예를 들면, 상기 제1 도전막은 금속막, 도전성 금속산화막, 금속 실리사이드막, 또는 금속질화막으로 형성한다. 상기 금속막은 로디움막(Rh), 루테니움막(Ru), 이리디움막(Ir), 오스미움막(Os), 팔라디움막(Pd), 구리막(Cu), 알루미늄막(Al), 탄탈륨막(Ta), 몰리브데늄막(Mo), 텅스텐막(W), 금막(Au), 또는 은막(Ag)으로 형성하는 것이 바람직하다. 또한, 상기 도전성 금속산화막은 로디움산화막(RhOx), 루테니움산화막(RuOx), 이리디움산화막(IrOx), 오스미움산화막(OsOx), 팔라디움산화막(PdOx), 칼슘루테니움 산화막(CaRuO3), 스트론티움루테니움 산화막(SrRuO3), 바리움루테니움 산화막(BaRuO3), 바리움스트론티움 루테니움 산화막(BaSrRuO3), 칼슘이리디움 산화막(CaIrO3), 스트론티움 이리디움 산화막(SrIrO3), 바리움 이리디움 산화막(BaIrO3), (La,Sr)CoO3막, 또는 YBa2CuO7막으로 형성하는 것이 바람직하고, 상기 금속 실리사이드막은 텅스텐 실리사이드막(WSix), 타이타늄 실리사이드막(TiSix), 몰리브데늄 실리사이드막(MoSix), 또는 탄탈륨 실리사이드막(TaSix)으로 형성하는 것이 바람직하다. 또한, 상기 금속질화막은 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 타이타늄실리콘 질화막(TiSiN), 타이타늄알루미늄 질화막(TiAlN), 타이타늄붕소 질화막(TiBN), 지르코니움실리콘 질화막(ZrSiN), 지르코니움알루미늄 질화막(ZrAlN), 몰리브데늄실리콘 질화막(MoSiN), 몰리브데늄알루미늄 질화막(MoAlN), 탄탈륨실리콘 질화막(TaSiN), 또는 탄탈륨알루미늄 질화막(TaAlN)으로 형성하는 것이 바람직하다.
상기 제1 도전막(35) 및 상기 층간절연막(34)을 연속적으로 패터닝하여 상기 억세스 트랜지스터의 소오스 영역(27a)을 노출시키는 홀(H)을 형성한다.
도 7을 참조하면, 상기 홀(H)이 형성된 반도체기판 전면에 상기 홀(H)을 채우는 제2 도전막을 형성한다. 상기 제2 도전막은 도우프트 실리콘막, 금속막, 금속 실리사이드막, 또는 금속질화막으로 형성한다. 예를 들면, 상기 도우프트 실리콘막은 n형의 불순물로 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하고, 상기 금속막은 로디움막(Rh), 루테니움막(Ru), 이리디움막(Ir), 오스미움막(Os), 팔라디움막(Pd), 구리막(Cu), 알루미늄막(Al), 탄탈륨막(Ta), 몰리브데늄막(Mo), 텅스텐막(W), 금막(Au), 또는 은막(Ag)으로 형성하는 것이 바람직하다. 또한, 상기 금속 실리사이드막은 텅스텐 실리사이드막(WSix), 타이타늄 실리사이드막(TiSix), 몰리브데늄 실리사이드막(MoSix), 또는 탄탈륨 실리사이드막(TaSix)으로 형성하는 것이 바람직하고, 상기 금속질화막은 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 타이타늄실리콘 질화막(TiSiN), 타이타늄알루미늄 질화막(TiAlN), 타이타늄붕소 질화막(TiBN), 지르코니움실리콘 질화막(ZrSiN), 지르코니움알루미늄 질화막(ZrAlN), 몰리브데늄실리콘 질화막(MoSiN), 몰리브데늄알루미늄 질화막(MoAlN), 탄탈륨실리콘 질화막(TaSiN), 또는 탄탈륨알루미늄 질화막(TaAlN)으로 형성하는 것이 바람직하다.
상기 제1 도전막(35)이 노출될 때까지 제2 도전막을 전면식각하여 상기 홀(H) 내부에 제2 도전막 패턴을 형성한다. 이때, 상기 제2 도전막은 제1 도전막(35)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 이어서, 상기 제2 도전막 패턴을 선택적으로 추가로 식각하여 상기 홀(H) 주변의 제1 도전막(35) 표면보다 낮은 표면을 갖는 리세스된 플러그(37)를 형성한다.
또 다른 방법으로(alternatively), 상기 리세스된 플러그(37)은 홀(H) 내부에만 선택적으로 제2 도전막 패턴을 형성함으로써 형성할 수도 있다. 예를 들면, 상기 홀(H) 내부에만 선택적 CVD 공정을 사용하여 텅스텐막 패턴 등을 형성할 수도 있다. 이때, 제2 도전막 패턴의 표면이 홀(H) 주변의 제1 도전막 표면보다 낮게 형성되도록 선택적 CVD 공정의 시간을 조절하거나 홀(H)을 완전히 채우는 제2 도전막 패턴을 형성한 후에 상기 제2 도전막 패턴을 추가로 식각함으로써, 리세스된 플러그(37)를 형성할 수도 있다.
상기 리세스된 플러그(37)가 형성된 반도체기판 전면에 상기 반도체기판의 표면단차를 따르는 시드층(39)을 형성한다. 상기 시드층(39)은 내산화성 도전막, 예컨대 백금막으로 형성한다. 이와 같이 형성된 시드층(39)은 도 7에 도시된 바와 같이 상기 리세스된 플러그(37) 상에 오목한 요부를 구비한다. 상기 시드층(39) 상에 상온에서 완전한 평탄화 특성을 보이는 흐름성 물질막(41), 예컨대 포토레지스트막 또는 에스오지막(SOG)을 형성한다.
도 8을 참조하면, 상기 흐름성 물질막(41)을 전면식각하여 상기 제1 도전막(35) 상의 시드층(39)을 노출시킨다. 이때, 상기 시드층(39)의 요부에만 흐름성 물질막(41)이 잔존하도록 전면식각 공정을 조절한다. 상기 흐름성 물질막(41)이 포토레지스트막인 경우에는 상기 흐름성 물질막(41)을 산소분위기에서 애슁함으로써 전면식각한다. 이어서, 상기 잔존하는 흐름성 물질막(41)을 식각 마스크로 사용하여 상기 노출된 시드층(39)을 전면식각함으로써 상기 잔존하는 흐름성 물질막(41) 아래에 시드층 패턴(39)을 형성함과 동시에 제1 도전막(35)을 노출시킨다. 상기 시드층(39)을 전면식각하는 공정은 아르곤 가스 및 염소 가스 분위기에서 실시하는 것이 바람직하다. 상기 잔존하는 흐름성 물질막(41)을 제거하여 시드층 패턴(39)을 노출시킨다. 상기 결과물 전면에 희생절연막을 형성하고, 상기 희생절연막을 패터닝하여 상기 시드층 패턴(37)을 노출시키는 희생절연막 패턴(43)을 형성한다. 이때, 도 8에 도시된 바와 같이 시드층 패턴(39) 주변의 제1 도전막(35)이 노출될 수도 있다.
도 9를 참조하면, 상기 희생절연막 패턴(43)에 의해 노출된 시드층 패턴(39) 상에 선택적으로 전기도금법(electrical plating method)을 사용하여 내산화성 금속막, 예컨대 백금막으로 이루어진 스토리지 전극(45)을 형성한다. 상기 전기도금법은 희생절연막 패턴(43)이 형성된 반도체기판을 금속염 수용액, 바람직하게는 백금염과 전도염이 혼합된 수용액이 담겨진 액조에 담구고 상기 금속염 수용액 내에 설치된 백금판을 전원의 양극과 연결시킨 상태에서 실시한다. 이때, 전원의 음극은 상기 반도체기판의 가장자리에 노출되고 상기 시드층 패턴(39)과 전기적으로 연결된 제1 도전막(35)에 접속시킨다. 상기 금속염 수용액을 구성하는 백금염 및 전도염은 각각 Pt(NH3)2(NO2)2및 술팜산(sulfamic acid; NH2SO3H) 이거나, Pt(NH3)2(NO2)2및 황산(H2SO4)인 것이 바람직하다. 또한, 금속염 수용액을 구성하는 백금염 및 전도염은 각각 (NH4)2PtCl6및 인산암모늄((NH4)3PO4)일 수도 있다.
상기 스토리지 전극(45)을 형성한 후에 희생절연막 패턴(43)을 제거하여 제1 도전막(35)을 노출시킨다. 상기 노출된 제1 도전막(35)을 식각하여 층간절연막(34)을 노출시킨다. 이때, 상기 제1 도전막(35)을 건식 식각공정으로 이방성 식각하는 경우에 도 9에 도시된 바와 같이 스토리지 전극(45)의 가장자리 아래에 제1 도전막 패턴(35a)이 잔존할 수 있다. 이어서, 상기 제1 도전막 패턴(35a)이 형성된 반도체기판 전면에 고유전상수를 갖는 절연체막(47) 및 플레이트 전극(49)을 차례로 형성한다. 이때, 상기 고유전상수를 갖는 절연체막(47)은 BST막 또는 PZT막으로 형성하는 것이 바람직하다. 상기 BST막 또는 PZT막을 스퍼터링 공정 등으로 증착한 후에 약 550℃ 이상의 온도 및 산소분위기에서 열처리하는 공정이 요구된다. 이때, 상기 제1 도전막 패턴(35a)이 산화될 수도 있다. 그러나, 도 9에 도시된 바와 같이 스토리지 전극(45) 및 시드층 패턴(39)이 모두 내산화성 도전막인 백금막으로 형성되고, 이들이 집적 접촉된 상태이므로 스토리지 전극(45)과 시드층 패턴(39) 사이의 접촉저항은 더 이상 증가하지 않는다. 또한, PZT막 또는 BST막을 증착한 후에 열처리 공정을 실시할 때 리세스된 플러그(37) 및 시드층 패턴(37) 사이의 계면에 산화막이 형성되기가 어렵다. 이는, 리세스된 플러그(37) 및 시드층 패턴(37) 사이의 계면으로 산소원자가 침투하기 위한 확산경로가 종래기술에 비하여 길기 때문이다. 결과적으로, 리세스된 플러그(37)가 산화되는 현상을 억제시킬 수 있으므로 스토리지 전극(45)과 리세스된 플러그(37) 사이의 접촉저항이 증가하는 현상을 방지할 수 있다.
도 10은 도 9의 변형된 예를 설명하기 위한 단면도이다. 다시 말해서, 도 9에서 희생절연막 패턴(43)을 제거한 다음, 제1 도전막(35)을 습식 식각공정 등을 통하여 완전히 제거한다. 이때, 상기 스토리지 전극(45)의 가장자리 아래에 언더컷이 형성된다. 이어서, 상기 결과물 전면에 PZT막 또는 BST막과 같은 고유전상수를 갖는 유전체막(47)과 플레이트 전극(49)을 차례로 형성한다. 도 10의 경우에도 고유전상수를 갖는 유전체막을 열처리할 때 리세스된 플러그(37)가 산화되는 현상을 억제시킬 수 있다. 이는, 도 9에서 설명한 바와 같이 리세스된 플러그(37)와 시드층 패턴(39) 사이의 계면이 층간절연막(34)의 표면으로부터 일정깊이에 매립되기 때문이다.
다음에, 상술한 본 발명에 따른 커패시터 제조방법에 의해 제조된 커패시터의 구조를 도 4를 참조하여 살펴보기로 한다. 여기서, 도 5 내지 도 10의 참조번호와 동일한 참조번호로 표시한 부분은 동일부분을 의미한다.
도 4를 참조하면, 반도체기판(21) 상에 반도체기판(21)의 소정영역을 노출시키는 홀을 구비하는 층간절연막(34)이 위치하고, 상기 홀 내부에 상기 반도체기판(21)과 접촉하는 리세스된 플러그(37)가 위치한다. 상기 리세스된 플러그(37)의 상부면은 상기 층간절연막(34)의 표면보다 낮다. 상기 리세스된 플러그(37) 및 상기 층간절연막(34)에 의해 형성되는 홈 부위의 바닥 및 측벽을 따라 시드층 패턴(39)이 형성된다. 따라서, 상기 시드층 패턴(39)은 U자형의 모양을 갖는다. 상기 시드층 패턴(39) 상에 스토리지 전극(45)이 위치한다. 상기 스토리지 전극(45)의 폭은 상기 시드층 패턴(39)의 폭보다 넓을 수도 있다. 따라서, 도 4에 도시된 바와 같이 스토리지 전극(45)의 가장자리가 층간절연막(34) 상부까지 연장된 형태를 가질 수도 있다. 이때, 도 4에 도시된 바와 같이 상기 스토리지 전극(45)의 가장자리와 상기 층간절연막(34) 사이에 제1 도전막 패턴(35a)이 개재될 수도 있다. 상기 제1 도전막 패턴(35a)은 도 6에서 설명한 제1 도전막(35)과 동일한 물질막으로 형성한다. 또한, 상기 스토리지 전극(45) 및 상기 층간절연막(34) 상에 고유전상수를 갖는 유전체막(47), 예컨대 PZT막 또는 BST막이 위치하고, 상기 고유전상수를 갖는 유전체막(47) 상에 플레이트 전극(49)이 위치한다. 상기 리세스된 플러그(37)는 도 7에서 설명한 바와 같이 제2 도전막으로 형성하고, 상기 시드층 패턴(39)은 스토리지 전극(45)과 동일한 물질막, 즉 백금막으로 형성하는 것이 바람직하다. 여기서, 상기 제1 도전막 패턴(35a)은 형성되지 않을 수도 있다. 이때, 스토리지 전극(45)의 가장자리와 층간절연막(34) 사이의 언더컷 영역은 고유전상수를 갖는 유전체막(47) 및 플레이트 전극(49)에 의해 채워진다.
본 발명은 상기 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진자에 의해 가능하다.
상술한 바와 같이 본 발명에 따르면, 내산화성 도전막, 즉 백금막과 같이 화학적으로 안정된 결합구조를 갖는 도전막으로 형성되는 스토리지 전극을 패터닝하기가 용이함은 물론, 고유전상수를 갖는 유전체막을 스토리지 전극 상에 형성할 때 스토리지 전극 및 그 아래의 리세스된 플러그가 산화되는 현상을 억제시킬 수 있다. 따라서, 고집적 반도체소자에 적합한 커패시터를 구현할 수 있다.

Claims (18)

  1. 반도체기판 상에 층간절연막 및 제1 도전막을 차례로 형성하는 단계;
    상기 제1 도전막 및 상기 층간절연막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 홀을 형성하는 단계;
    상기 홀 내부에 상기 홀 주변의 제1 도전막 표면보다 낮은 표면을 갖고 제2 도전막으로 이루어진 리세스된 플러그를 형성하는 단계;
    상기 리세스된 플러그 상에 선택적으로 시드층 패턴을 형성하는 단계;
    상기 시드층 패턴이 형성된 반도체기판 전면에 상기 시드층 패턴을 노출시키는 스토리지 전극 콘택홀을 구비하는 희생절연막 패턴을 형성하는 단계;
    상기 스토리지 전극 콘택홀 내에 상기 시드층 패턴과 접촉하는 스토리지 전극을 전기도금법으로 선택적으로 형성하는 단계;
    상기 희생절연막 패턴을 제거하여 서로 이웃한 스토리지 전극들 사이의 제1 도전막을 노출시키는 단계; 및
    상기 노출된 제1 도전막을 식각하여 상기 층간절연막을 노출시키는 단계를 포함하는 반도체소자의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제1 도전막은 금속막, 도전성 금속산화막, 금속 실리사이드막, 또는 금속질화막인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  3. 제2항에 있어서, 상기 금속막은 로디움막(Rh), 루테니움막(Ru), 이리디움막(Ir), 오스미움막(Os), 팔라디움막(Pd), 구리막(Cu), 알루미늄막(Al), 탄탈륨막(Ta), 몰리브데늄막(Mo), 텅스텐막(W), 금막(Au), 또는 은막(Ag)인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  4. 제2항에 있어서, 상기 도전성 금속산화막은 로디움산화막(RhOx), 루테니움산화막(RuOx), 이리디움산화막(IrOx), 오스미움산화막(OsOx), 팔라디움산화막(PdOx), 칼슘루테니움 산화막(CaRuO3), 스트론티움루테니움 산화막(SrRuO3), 바리움루테니움 산화막(BaRuO3), 바리움스트론티움 루테니움 산화막(BaSrRuO3), 칼슘이리디움 산화막(CaIrO3), 스트론티움 이리디움 산화막(SrIrO3), 바리움 이리디움 산화막(BaIrO3), (La,Sr)CoO3막, 또는 YBa2CuO7막인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  5. 제2항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드막(WSix), 타이타늄 실리사이드막(TiSix), 몰리브데늄 실리사이드막(MoSix), 또는 탄탈륨 실리사이드막(TaSix)인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  6. 제2항에 있어서, 상기 금속질화막은 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 타이타늄실리콘 질화막(TiSiN), 타이타늄알루미늄 질화막(TiAlN), 타이타늄붕소 질화막(TiBN), 지르코니움실리콘 질화막(ZrSiN), 지르코니움알루미늄 질화막(ZrAlN), 몰리브데늄실리콘 질화막(MoSiN), 몰리브데늄알루미늄 질화막(MoAlN), 탄탈륨실리콘 질화막(TaSiN), 또는 탄탈륨알루미늄 질화막(TaAlN)인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  7. 제1항에 있어서, 상기 리세스된 플러그를 형성하는 단계는
    상기 반도체기판의 소정영역을 노출시키는 홀이 형성된 반도체기판 전면에 상기 홀을 채우는 제2 도전막을 형성하는 단계;
    상기 제2 도전막을 평탄화시키어 상기 홀 내부에 제2 도전막 패턴을 형성하는 단계; 및
    상기 제2 도전막 패턴을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  8. 제7항에 있어서, 상기 제2 도전막은 도우프트 실리콘막, 금속막, 금속 실리사이드막, 또는 금속 질화막인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  9. 제1항에 있어서, 상기 시드층 패턴을 형성하는 단계는
    상기 리세스된 플러그가 형성된 반도체기판 전면에 상기 반도체기판의 표면단차를 따르는 시드층을 형성하는 단계;
    상기 시드층 상에 포토레지스트막 또는 에스오지(SOG; spin on glass)막을 형성하는 단계;
    상기 포토레지스트막 또는 상기 에스오지막을 전면식각하여 상기 리세스된 플러그 상부에 상기 포토레지스트막 또는 상기 에스오지막의 일부를 남기고 상기 시드층을 노출시키는 단계;
    상기 노출된 시드층을 전면식각 공정으로 제거하여 상기 리세스된 플러그 상에 시드층 패턴을 형성함과 동시에 상기 제1 도전막을 노출시키는 단계; 및
    상기 시드층 패턴 상에 잔존하는 포토레지스트막 또는 에스오지막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  10. 제9항에 있어서, 상기 시드층은 백금막인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  11. 반도체기판 상에 형성되고 상기 반도체기판의 소정영역을 노출시키는 홀을 구비하는 층간절연막;
    상기 홀을 채우되 상기 층간절연막의 표면보다 낮은 리세스된 플러그;
    상기 리세스된 플러그 상에 형성되고 그 표면이 오목한 시드층 패턴; 및
    상기 시드층 패턴 상에 형성된 스토리지 전극을 포함하는 반도체소자의 커패시터.
  12. 제11항에 있어서, 상기 리세스된 플러그는 도우프트 실리콘막, 금속막, 금속 실리사이드막, 또는 금속 질화막인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  13. 제11항에 있어서, 상기 시드층 패턴은 금속막, 도전성 금속산화막, 금속 실리사이드막, 또는 금속질화막인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  14. 제13항에 있어서, 상기 금속막은 로디움막(Rh), 루테니움막(Ru), 이리디움막(Ir), 오스미움막(Os), 팔라디움막(Pd), 구리막(Cu), 알루미늄막(Al), 탄탈륨막(Ta), 몰리브데늄막(Mo), 텅스텐막(W), 금막(Au), 또는 은막(Ag)인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  15. 제13항에 있어서, 상기 도전성 금속산화막은 로디움산화막(RhOx), 루테니움산화막(RuOx), 이리디움산화막(IrOx), 오스미움산화막(OsOx), 팔라디움산화막(PdOx), 칼슘루테니움 산화막(CaRuO3), 스트론티움루테니움 산화막(SrRuO3), 바리움루테니움 산화막(BaRuO3), 바리움스트론티움 루테니움 산화막(BaSrRuO3), 칼슘이리디움 산화막(CaIrO3), 스트론티움 이리디움 산화막(SrIrO3), 바리움 이리디움 산화막(BaIrO3), (La,Sr)CoO3막, 또는 YBa2CuO7막인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  16. 제13항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드막(WSix), 타이타늄 실리사이드막(TiSix), 몰리브데늄 실리사이드막(MoSix), 또는 탄탈륨 실리사이드막(TaSix)인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  17. 제13항에 있어서, 상기 금속질화막은 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 타이타늄실리콘 질화막(TiSiN), 타이타늄알루미늄 질화막(TiAlN), 타이타늄붕소 질화막(TiBN), 지르코니움실리콘 질화막(ZrSiN), 지르코니움알루미늄 질화막(ZrAlN), 몰리브데늄실리콘 질화막(MoSiN), 몰리브데늄알루미늄 질화막(MoAlN), 탄탈륨실리콘 질화막(TaSiN), 또는 탄탈륨알루미늄 질화막(TaAlN)인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  18. 제11항에 있어서, 상기 스토리지 전극의 가장자리 및 상기 층간절연막 사이에 개재된 제1 도전막 패턴을 더 구비하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
KR1019990007502A 1999-03-08 1999-03-08 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터 KR100281906B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990007502A KR100281906B1 (ko) 1999-03-08 1999-03-08 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990007502A KR100281906B1 (ko) 1999-03-08 1999-03-08 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터

Publications (2)

Publication Number Publication Date
KR20000059695A KR20000059695A (ko) 2000-10-05
KR100281906B1 true KR100281906B1 (ko) 2001-02-15

Family

ID=19575790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990007502A KR100281906B1 (ko) 1999-03-08 1999-03-08 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터

Country Status (1)

Country Link
KR (1) KR100281906B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660830B1 (ko) * 2001-02-13 2006-12-26 삼성전자주식회사 반도체 소자의 스토리지 전극 형성방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100346833B1 (ko) * 1999-10-14 2002-08-03 삼성전자 주식회사 전기 도금 방법을 이용한 반도체 메모리 소자의 캐패시터제조방법
KR100342821B1 (ko) * 1999-12-27 2002-07-02 박종섭 반도체 소자의 캐패시터 제조방법
KR100667658B1 (ko) * 2000-04-18 2007-01-12 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR100366632B1 (ko) * 2000-10-10 2003-01-09 삼성전자 주식회사 도전층의 박리를 억제할 수 있는 반도체 소자 및 그의제조 방법
KR100504943B1 (ko) * 2000-11-15 2005-08-03 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100418587B1 (ko) * 2001-06-12 2004-02-14 주식회사 하이닉스반도체 전기도금법을 이용한 반도체 메모리 소자의 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660830B1 (ko) * 2001-02-13 2006-12-26 삼성전자주식회사 반도체 소자의 스토리지 전극 형성방법

Also Published As

Publication number Publication date
KR20000059695A (ko) 2000-10-05

Similar Documents

Publication Publication Date Title
US6630387B2 (en) Method for forming capacitor of semiconductor memory device using electroplating method
US6294425B1 (en) Methods of forming integrated circuit capacitors by electroplating electrodes from seed layers
KR100190111B1 (ko) 반도체장치의 커패시터 제조방법
KR100289739B1 (ko) 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법
US7943477B2 (en) Method of patterning noble metals for semiconductor devices by electropolishing
KR100269326B1 (ko) 전기 도금으로 형성된 전극을 갖춘 커패시터및 그 제조방법
JP4088052B2 (ja) 半導体装置の製造方法
US20060060907A1 (en) Methods of forming integrated circuit devices with metal-insulator-metal capacitors
US6818935B2 (en) Semiconductor device and method for fabricating the same
KR19980063392A (ko) 반도체 메모리 및 그 제조방법
US6498094B2 (en) Method for providing a contact hole formed in an insulating film
KR20010113324A (ko) 반도체 소자의 캐패시터 제조 방법
KR100454254B1 (ko) 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법
KR100281906B1 (ko) 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터
KR100428658B1 (ko) 습식식각법과 전기화학증착법을 이용한 캐패시터제조방법
KR100471730B1 (ko) 배리어 구조물을 구비한 커패시터 전극의 제조 방법
KR100342821B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100346833B1 (ko) 전기 도금 방법을 이용한 반도체 메모리 소자의 캐패시터제조방법
JP2001210806A (ja) 電気メッキ法を利用して下部電極を形成する方法
KR19980065687A (ko) 커패시터의 제조방법
JP2003031688A (ja) 半導体装置の製造方法
KR100403952B1 (ko) 캐패시터의 제조 방법
KR20000040534A (ko) 전기 도금방식을 이용한 반도체 장치의 커패시터 제조방법
KR20030060602A (ko) 캐패시터의 제조 방법
KR20010037842A (ko) 주름진 박스형 구조의 전극을 가진 커패시터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061030

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee