KR100366632B1 - 도전층의 박리를 억제할 수 있는 반도체 소자 및 그의제조 방법 - Google Patents

도전층의 박리를 억제할 수 있는 반도체 소자 및 그의제조 방법 Download PDF

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Abstract

기판의 활성 영역과 전기적으로 연결되는 하부 플러그가 리세스를 구비하고 하부 플러그와 연결되는 도전층이 리세스에 대응하는 돌출부를 포함하도록 구성함으로써, 하부 플러그와 도전층간의 접촉 저항 증가 없이 이들 간의 접촉 면적을 증가시켜, 도전층 형성 공정 및 이후의 집적 공정에서 발생되는 물리적 충격에 대해서도 도전층이 하부 플러그 또는 웨이퍼로부터 박리되는 현상을 억제할 수 있는 기술이 개시된다.

Description

도전층의 박리를 억제할 수 있는 반도체 소자 및 그의 제조 방법{Semiconductor device for suppressing detachment of conducting layer and method thereof}
본 발명은 반도체 소자의 하부 플러그와 상부 배선을 연결시키는 도전층인 랜딩 패드에 관한 것으로, 특히 하부 플러그와 랜딩 패드의 접촉 면적을 증가시켜 랜딩 패드가 하부 플러그 또는 웨이퍼로부터 박리되는 것을 억제할 수 있는 반도체소자 및 그의 제조 방법에 관한 것이다 .
반도체 소자는 다층 구조를 가지고 있으며, 상부에 위치하는 배선이 하부 플러그와의 사이에 게재된 층간 절연막내에 형성된 랜딩 패드에 의해 하부 플러그와 연결된다. 일반적으로 랜딩 패드를 형성하기 위해서는 낮은 비저항을 갖는 텅스텐을 사용하고 있다. 그런데, 텅스텐은 인장력이 높아 산화실리콘 등과 같은 랜딩 패드가 형성된 층간절연막과의 접착성이 양호하지 않아, 층간절연막 또는 웨이퍼로부터 박리되기도 한다. 이런 박리 현상은 층간 절연막과 접착력이 양호하지 않은 물질로 랜딩 패드를 형성할 경우에는 피할 수 없는 문제이다.
구체적으로 살펴보면, 하부 플러그 상부에 층간 절연막을 형성하고 식각 공정을 실시하여 랜딩 패드용 그루브를 형성한다. 그루브를 완전히 채우도록 층간절연막 상에 도전성 물질 예를 들면 텅스텐을 증착한 뒤, 텅스텐막을 층간절연막이 노출될때까지 기계 및 화학적 연마를 실시하여 랜딩 패드를 형성한다. 그런데, 기계 및 화학적 연마에 사용되는 슬러지는 웨이퍼의 회전에 의해 발생된 열로 인해 응축되어 제거되지 않는다. 그런데 기계 및 화학적 연마를 계속 진행하면, 웨이퍼의 표면에 스크래치가 생기고 나아가 텅스텐으로 구성된 랜딩 패드가 층간절연막 및 하부 플러그로부터 박리되는 현상이 발생한다.
한편, 랜딩 패드 형성 후에 웨이퍼의 세정과 수분 제거 공정이 진행된다. 수분 제거 공정은 스핀 드라이 공정을 사용하는 경우가 일반적이며, 스핀 드라이 공정은 웨이퍼를 회전시켜 회전에 의해 발생된 원심력으로 웨이퍼 표면에 있는 수분을 제거하는 방법이다. 따라서, 비록, 기계 및 화학적 연마에 의해 랜딩 패드가 박리되지 않더라도, 전술한 기계 및 화학적 연마에 의해 접촉력이 약해진 랜딩 패드는 스핀 드라이 세정 공정에 의해 웨이퍼 표면으로부터 박리될 가능성이 높다. 이런 랜딩 패드의 박리는 반도체 소자의 전기적인 연결 상태를 불량하게 하는 원인이 된다.
한편, 이러한 박리 현상은 반도체 소자의 집적도의 증가에 따라 더욱 심화된다.
박리 현상을 극복하기 위한 하나의 방법으로, 층간절연막에 대해 높은 접착성을 가지는 TiN 또는 TaN 등으로 이루어진 접착층을 층간절연막과 텅스텐으로 이루어지는 랜딩 패드 사이에 형성하는 기술이 제안되었다. 그러나 랜딩 패드 용 그루브를 포함하는 층간 절연막 형성 이후에, 랜딩 패드를 형성하기 위한 기계 및 화학적 연마 공정, 세정 및 건조 공정을 여전히 실시하여야 하므로, 접착층만으로 랜딩 패드의 박리 현상을 효과적으로 방지하는 데는 한계가 있다. 또한, 접착층을 사용하여 랜딩 패드와 층간 절연막간의 충분한 접착력을 확보하기 위해서는 랜딩 패드의 크기가 일정 치 이상이 되어야 하므로, 반도체 소자의 집적도 증가를 제한하는 요소가 되고 있다.
랜딩 패드의 박리 현상을 극복하기 위한 다른 방법으로, 랜딩 패드 용 그루브를 형성할 때, 그루브가 형성될 층간 절연막 뿐만아니라 하부 플러그가 형성되는 하부 절연막까지 과도 식각하여 랜딩 패드와 하부 플러그와의 접촉 면적을 증가시키는 기술이 제안되었다. 그러나, 이런 과도 식각 기술은 깊은 그루브를 형성하기 위한 공정 마진을 확보하기 위해 하부 절연막의 두께를 높혀야 하므로, 하부 절연막 내에 형성되는 하부 플러그를 형성하기 위한 개구부의 어스펙트 비가 증가하게 된다. 또한, 그루브는 층간 절연막과 하부 절연막에 형성되므로, 그루브의 어스펙트 비도 증가하게 된다. 따라서, 이런 어스펙트 비 증가는 식각 공정에 부담이 된다. 또한, 하부 플러그를 형성하기 위해 개구부를 도전성 물질로 채울 때와 랜딩 패드 형성을 위해 그루브를 도전성 물질로 채울 때, 그들의 내부에 보이드가 발생할 가능성이 증가하게 된다.
식각 공정의 부담 및 보이드의 발생 가능성은 반도체 소자의 집적도의 증가에 따라 더욱 심화된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 집적도의 증가에 따른 패턴 크기의 제한을 받지 않으며 층간 절연막 또는 하부 플러그로부터 도전층의 박리를 억제할 수 있는 하부 플러그와 도전층의 결합체를 구비한 반도체 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 하부 플러그 용 개구부 및 도전층 용 그루브 형성 시의 식각 공정의 부담을 줄이면서 보이드가 없는 하부 플러그와 보이드가 없는 도전층과의 결합체를 구비한 반도체 소자 및 그의 제조 방법에 관한 것이다.
도 1은 본 발명의 사상에 따라 제조된 하부 플러그와 상부 배선을 연결하는 랜딩 패드를 포함한 반도체 소자의 제 1 실시예의 단면도이다.
도 2는 본 발명의 사상에 따라 제조된 하부 플러그와 상부 배선을 연결하는 랜딩 패드를 포함한 반도체 소자의 제 2 실시예의 단면도이다.
도 3 내지 도 6은 본 발명의 제 1 실시 예에 따른 반도체 소자의 랜딩 패드를 형성하는 과정을 보여주는 공정 단면도이다.
도 7 및 도 8은 본 발명의 제 2 실시 예에 따른 반도체 소자의 랜딩 패드를 형성하는 과정을 보여주는 공정 단면도이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 반도체 소자는, 개구부를 구비한 제 1 층간 절연막, 개구부 표면에 형성되어 제 1 층간 절연막과 접촉하는 확산 방지막 및 개구부 내의 확산 방지막 상에 형성되되 리세스를 구비하는 하부 플러그를 포함한다. 또한 반도체 소자는 제 1 층간 절연막 상에 형성되되 적어도 리세스를 노출시키는 그루브를 구비한 제 2 층간 절연막, 그루브 및 리세스의 표면 상에 형성된 접착층 및 접착층 상에 형성되되 그루브와 리세스를 채우는 도전층을 포함한다.
공정 조건에 따라, 접착층은 리세스의 표면의 일부 또는 전부에 형성될 수 있다. 또한, 리세스의 직경은 개구부 직경의 1/4 내지 1/2임이 바람직하다.
한편, 하부 플러그는 금속으로 이루어지며, 특히 텅스텐, 알루미늄 또는 구리로 이루어지는 것이 바람직하다. 랜딩 패드는 금속으로 이루어지며, 텅스텐, 구리, 알루미늄, 고융점금속 또는 고융점금속실리사이드로 이루어지는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 반도체 소자를 제조하기 위해, 반도체 기판 상에 개구부를 구비한 제 1 층간 절연막을 형성한다. 개구부의 표면을 따라 확산 방지막을 형성한다. 개구부 내의 확산 방지막 표면에, 리세스를 구비하는 제 1 도전층을 형성한다. 제 1 층간 절연막 상에, 적어도 리세스를 노출시키는 그루브를 구비한 제 2 층간 절연막을 형성한다. 제 2 층간 절연막이 형성된 반도체 기판 전면에 제 2 층간 절연막과의 접합력을 향상시키는 금속을 증착하여, 그루브 및 리세스의 표면을 따라 접착층을 형성한다. 첩착층 상면에 그루브와 리세스를 채우는 제 2 도전층을 형성힌디. 여기서 제 1 도전층은 하부 플러그이며 제 2 도전층은 랜딩 패드이다.
또한, 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 반도체 소자를 제조하기 위해, 활성 영역을 포함하는 기판을 준비한다. 활성 영역을 노출시키는 개구부를 구비한 제 1 층간 절연막을 형성한다. 개구부를 구비한 제 1 층간 절연막 전면에 확산 방지막을 형성한다. 확산 방지막 상면을 덮고 개구부를 부분적으로 채우는 제 1 도전층을 형성한다. 제 1 도전층 및 확산 방지막의 적층 구조체를 제 1 층간 절연막이 노출될때까지 식각하여, 리세스를 구비한 하부 플러그를 형성한다. 리세스를 포함한 기판 전면에, 적어도 리세스를 노출시키는 그루브를 구비한 제 2 층간 절연막을 형성한다. 제 2 층간 절연막이 형성된 반도체 기판 전면에 제 2 층간 절연막과의 접착력을 향상시키는 금속을 증착하여 제 2 층간 절연막 상면, 그루브의 표면, 리세스의 표면에 접착층을 형성한다. 접착층 상면을 덮고 그루브 및 리세스를 채우는 제 2 도전층을 형성한다. 접착층 및 제 2 도전층을 제 2 층간 절연막 상면이 노출될때 까지 식각하여, 그루브 및 리세스를 점유하는 랜딩 패드를 형성한다.
접착층은 그의 형성 공정 조건에 따라 리세스의 표면 일부 또는 전부에 형성될 수 있다. 그리고 리세스의 직경은 개구부 직경의 1/4 내지 1/2임이 바람직하다.
한편, 랜딩 패드 형성 단계 이후에, 랜딩 패드가 형성된 제 2 층간 절연막 상에 랜딩 패드를 노출시키는 제 2 개구부를 구비하는 제 3 층간 절연막을 형성하고, 제 2 개구부를 점유하도록 도전층을 형성하여 상부 배선을 형성할 수 있다.
이하, 첨부된 도면을 참고로 본 발명의 사상을 반영한 실시예들을 상세히 설명한다.
도 1은 본 발명의 사상을 구현한 반도체 소자의 제 1 실시예를 나타낸다.
반도체 기판(300) 상에는 게이트 전극 구조체(G3)가 형성되어 있으며, 기판(300)에는 소스 영역(308a) 및 드레인 영역(308b)이 형성되어 있다. 게이트 전극 구조체(G3)는 기판 상에 형성된 게이트 절연막(302), 도전성 물질로 이루어진 게이트 전극(304) 및 게이트 전극(304) 측벽에 형성되어 있는 스페이서(306)를 포함한다. 게이트 전극 구조체(G3)가 형성된 반도체 기판 전면에는 제 1 층간 절연막(310)이 형성되어 있다. 제 1 층간 절연막(310)에는 소스 영역(308a)과 드레인 영역(308b)을 노출시키는 개구부가 제공된다. 개구부의 내부 즉, 내벽 및 바닥에는 확산 방지막(314a)이 형성되어 있다. 확산 방지막(314a)은 티타늄막, 티타늄 질화막 또는 이들의 조합막 또는 탄탈륨질화막으로 구성될 수 있다. 확산 방지막(314a)의 표면에는 리세스를 포함하는 제 1 도전층으로 형성된 하부 플러그(316a)가 형성되어 있다. 리세스의 직경(C)은 개구부의 직경(R)의 1/4 내지 1/2 정도를 갖도록 형성되어 있다. 하부 플러그(316a)는 금속으로 이루어지며, 바람직하게는 텅스텐, 구리 또는 알루미늄으로 이루어질 수 있다.
제 1 층간 절연막(310) 상에는 최소한 리세스를 노출시키는 그루브를 구비한 제 2 층간 절연막(318)이 형성되어 있다. 도면의 좌측에 형성된 그루브는 확산 방지막(314a)과 하부 플러그(316a)만을 노출시키는 반면, 도면의 우측에 형성된 그루브는 확산 방지막(314a), 하부 플러그(316a) 및 제 1 층간 절연막(310)의 일부도 노출시킨다. 좌측의 그루브 내벽, 하부 플러그(316a) 상면 및 리세스의 표면 일부 및 우측의 그루브 내벽, 하부 플러그 상면(316a), 제 1 층간 절연막 상면 및 리세스의 표면 일부에는 접착층(320)이 형성되어 있다. 접착층(320)은 산화물인 제 2 층간 절연막(318)과 이후에 형성될 제 2 도전층과의 접착력을 향상키기기 위한 층으로서, 티타늄질화막 또는 탄탈륨질화막으로 이루어진다. 접착층(320)이 형성된 제 2 콘택홀 및 리세스의 내부는 도전성 물질로 채워져서 하부 플러그(316a)와 연결되는 돌출부를 구비하는 제 2 도전층으로 형성된 랜딩 패드(322a) 또는 하부 배선층(322b)가 형성된다. 제 2 도전층(322)은 금속으로 이루어지며, 텅스텐, 구리, 알루미늄, 고융점금속 또는 고융점금속실리사이드로 이루어질 수 있다.
랜딩 패드(322a)가 형성된 제 2 층간 절연막(318) 상에는 랜딩 패드(322)의 상면을 노출시키는 개구부를 구비하는 제 3 층간 절연막(324)이 형성되어 있다. 개구부를 채우며 제 3 층간 절연막(324) 상부에는 상부 배선(328)이 형성되어 있다.
도 2는 본 발명의 사상을 구현한 반도체 소자의 제 2 실시예를 나타낸다. 제 2 실시예의 반도체 소자는 접착층(420)이 하부 플러그(416a)에 구비되는 리세스의 전면에 형성된 점을 제외하고 도 1에 도시된 제 1 실시예와 동일한 구조를 갖는다. 제 1 실시예의 접착층(320)이 리세스 표면의 일부에 형성되고 제 2 실시예의 접착층(420)이 리세스 표면 전부에 형성되어 있는데, 이는 접착층으로 사용한 물질의 종류, 형성 공정에 따라 결정된다. 참조 번호 400은 반도체 기판, G4은 게이트 전극(404), 게이트 절연막(402) 및 스페이서(406)로 이루어진 게이트 전극 구조체, 408a 및 408b는 소소 영역 및 드레인 영역, 410은 제 1 층간 절연막, 414a는 확산방지막, 416a는 리세스를 구비한 제 1 도전층으로 형성된 하부 플러그, 418은 제 2 층간절연막, 420은 접착층, 422a, 442b는 제 2 도전층으로 형성된 돌출부를 구비한랜딩 패드, 424는 제 3 층간 절연막 그리고 428은 상부 배선층을 나타낸다.
도 3 내지 도 6을 참고로 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
반도체 기판(300) 상에 절연막(도시되지 않음)과 도전성 물질막(도시되지 않음)을 순차적으로 형성한 뒤 패터닝하여 게이트 절연막(302)과 게이트 전극(304)을 형성한다. 게이트 전극(304)이 형성된 결과물 전면에 절연막을 형성 한뒤 에치백 공정을 실시하여, 게이트 전극(304) 측벽에 스페이서(306)를 형성함으로써, 게이트 전극 구조체(G3)를 형성한다. 다음, 소스 영역(308a) 및 드레인 영역(308b)을 형성하기 위한 이온 주입 공정을 실시한다. 한편, 게이트 전극(304) 형성 후 스페이서(306) 형성 전에 저농도의 이온 주입 공정을 더 실시할 수도 있다. 게이트 전극 구조체(G3)가 형성된 반도체 기판(300) 전면에 제 1 층간 절연막(310)을 형성한다. CF4및 O2가스를 사용하여 제 1 층간 절연막의 일부를 식각하여 소스 영역(308a) 및 드레인 영역(308b)을 노출시키는 개구부를 형성한다.
개구부를 구비한 제 1 층간 절연막(310) 상면에 도전성 물질로 이루어진 확산 방지막(314)을 화학기상증착방법 또는 물리적증착방법을 이용하여 100 내지 1000Å두께로 형성한다. 확산 방지막(314)으로는 탄탄륨질화막, 티타늄질화막 또는 티타늄/티타늄질화막으로 이루어질 수 있다. 확산 방지막(314) 상면에는 화학기상증착방법 또는 물리적증착방법을 이용하여 개구부의 일부만이 채워지도록 하는 제 1 도전층(316)을 형성함과 동시에 리세스(317)를 형성한다. 여기서, 리세스(317)의 직경(C)은 개구부의 직경(R)의 1/4 내지 1/2가 되도록 형성함이 바람직하다. 제 1도전층(316)은 금속으로 이루어지며, 텅스텐 알루미늄, 또는 구리를 사용하는 것이 바람직하다.
도 4에서, 제 1 도전층(316)이 형성된 반도체 기판은 제 1 층간 절연막(310)의 표면이 노출될때까지 기계 및 화학적 연마 공정을 받는다. 기계 및 화학적 연마 공정 완료 후에 리세스(317)가 구비된 하부 플러그(316a)가 완성된다. 기계 및 화학적 연마 공정 대신에 에치백을 사용하는 경우에는 개구부 바닥에 형성된 확산 방지막(314)과 도전층(316)이 에치백과정에서 제거되어 이후 리세스(317)에 매립되는 도전성 물질 특히 금속이 반도체 기판 내로 이동하여 소스 영역(308a) 및 드레인 영역(308b)과의 접합부위에서 스파이킹을 형성하여 누설전류가 발생할 수 있는 문제가 있다.
도 5에서, 하부 플러그(316a)를 포함하는 제 1 층간 절연막(310) 상에는 제 2 층간 절연막(318)을 형성한다. 제 2 층간 절연막(318)의 소정 부분을 사진 식각공정을 이용하여 제거하여 그루브를 형성한다. 다음, 그루브를 포함한 제 2 층간 절연막(318)상에, 감압 화학기상증착방법 또는 이온화 물리적증착방법을 이용하여 100 내지 700Å두께의 접착력 향상층을 형성한다. 접착력 항상층은 제 2 층간 절연막(318)과 이후에 형성될 제 2 도전층과의 접착력을 향상시키기 위한 것으로, 티타늄/티타늄질화막, 티타늄질화막 또는 탄탈륨질화막이 사용될 수 있다. 특히 이온화 물리적증착방법은 플라즈마에 의해 이온화된 티타늄 또는 탄탈륨 등의 금속 이온들이 웨이퍼가 위치한 장비내의 기판에 인가된 교류 전원에 의해 형성된 전계에 의해 웨이퍼로 끌려오면서 웨이퍼 표면과 하부 플러그의 리세스 표면에 적층된다.
다음, 접착력 향상층이 형성된 제 2 층간 절연막(318) 상면에 3000 내지 6000Å의 제 2 도전층을 형성한다. 제 2 도전층은 그루브 및 리세스를 채우는 것으로 금속으로 이루어지며 텅스텐, 구리, 알루미늄, 고융점 금속 또는 고융점금속실리사이드를 사용할 수 있다. 텅스텐을 이용할 경우 400 내지 450℃에서, 반응 소스 가스로 SiH4와 W6가스를 이용하며, 알루미늄을 이용할 경우 실리콘이 0.1 내지 0.5중량％ 함유된 알루미늄을 물리적으로 증착하고 450℃ 이상의 열처리를 실시함으로써, 리세스 내부를 텅스텐 또는 알루미늄으로 채운다.
다음, 제 2 도전층과 접착력 향상층을 제 2 층간 절연막(318)의 상면이 노출될때 까지 건식 식각하거나 또는 기계 및 화학적으로 연마하여, 접착층(320) 및 랜딩 패드(322a) 및 하부 배선층(322b)을 형성한다.
이후, 도 6에 도시된 바와 같이, 제 2 층간 절연막(318) 상에 제 3 층간 절연막(324)을 형성한다. 제 3 층간 절연막(320)의 소정 부분을 식각하여 상부 도전층 형성 용 개구부를 형성한다. 개구부를 채우면서 제 3층간 절연막(324) 상에 도전성 물질을 형성하고 패터닝하여, 금속으로 이루어지는 상부 배선(328)을 형성한다.
도 7 및 도 8은 본 발명에 따른 반도체 소자의 제 2 실시예의 제조 과정을 나타낸다. 게이트 전극 구조체(G4), 소소 영역(408a) 및 드레인 영역(408b), 확산방지막(414a), 하부 플러그(416a), 랜딩 패드(422a), 하부 배선층(422b), 제 1 내지 제 3 층간 절연막(410, 418, 424) 및 상부 배선(428)의 제조 공정은 도 3 내지도 6에서 설명한 공정 설명이 적용된다. 도 5에서 설명한 접착층(320)의 형성 공정의 공정 조건과 동일하더라도 하부 플러그(416a)가 형성되는 개구부의 크기가 제 1 실시예의 하부 플러그(316)가 형성되는 개구부의 크기 보다 크게 디자인되는 경우에는, 제 1 실시예와 다른 부분, 즉 접착층(420)을 리세스의 전 표면까지 형성할 수 있다. 또한, 제 1 실시예의 접착층(320)의 형성 공정에서 공정 조건을 변화시켜 리세스의 전 표면에까지 형성되는 접착층(420)을 형성할 수도 있다.
본 발명에 따른 제 1 실시예 및 제 2 실시예에 의하면, 하부 플러그(316a, 416a)가 리세스를 구비하고 있으며 랜딩 패드(322, 422) 또는 하부 배선층(322b, 422b)이 리세스에 대응하는 돌출부를 구비하고 있으므로, 하부 플러그(316a, 416a)와 랜딩 패드(322a, 422a) 또는 하부 배선층(322b, 422b)과의 접촉 면적은 증가하게 되고 랜딩 패드(322, 422) 또는 하부 배선층(322b, 422b)이 하부 플러그(316a, 416a)에 보다 견고하게 결합된다. 따라서, 랜딩 패드(322, 422) 또는 하부 배선층(322b, 422b) 형성을 위해 제 2 층간 절연막 내에 형성되는 개구부 및 리세스를 채우면서 제 2 층간 절연막(418) 상에 형성된 도전성 물질을 연마 또는 에치백하거나 이들 공정 후의 웨이퍼의 세정 및 건조 공정을 포함하는 이후의 집적 회로 공정으로부터 발생되는 물리적인 힘에 의해 랜딩 패드(322, 422) 또는 하부 배선층(322b, 422b)이 박리되는 현상을 억제할 수 있다.
또한, 하부 플러그(316a, 416a)가 리세스를 구비하더라도 리세스는 이후의 랜딩 패드(322, 422) 또는 하부 배선층(322b, 422b) 형성 시 채워지므로, 하부 플러그(316a, 416a)와 랜딩 패드(322, 422) 또는 하부 배선층(322b, 422b)간의 접촉 저항 증가는 발생하지 않는다.
한편, 제 1 층간 절연막 내에 형성된 개구부가 하부 플러그(316a, 416a) 형성 단계에서 일부 채워진 뒤 랜딩 패드(322, 422) 또는 하부 배선층(322b, 422b) 형성 단계에서 완전히 도전성 물질로 채워지므로, 제 1 층간 절연막 내에 형성된 개구부 내의 보이드 형성을 가능한 억제할 수 있다.

Claims (17)

  1. 개구부를 구비한 제 1 층간 절연막,
    상기 개구부 내의 표면에 형성되어 상기 제 1 층간 절연막과 접촉하는 확산 방지막,
    상기 개구부 내의 확산 방지막 상에 형성되되 리세스를 구비하고 상면을 가지는 하부 플러그,
    상기 제 1 층간 절연막 상에 형성되되 적어도 상기 리세스를 노출시키는 그루브를 구비한 제 2 층간 절연막,
    상기 그루브 및 상기 리세스의 표면 상에 형성된 접착층 및
    상기 접착층 상에 형성되되 상기 그루브와 상기 리세스를 채우는 도전층으로서 상기 도전층은 상부와 돌출부를 포함하고, 상기 돌출부는 상기 상부의 수직 아래에서 상기 하부 플러그 안쪽으로 상기 도전층의 상부의 두께보다 큰 거리만큼 연장되어 있는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 접착층은 상기 리세스의 표면의 일부에만 형성되는 반도체 소자.
  3. 제1항에 있어서, 상기 접착층은 상기 리세스의 전 표면에 형성되는 반도체 소자.
  4. 제1항에 있어서, 상기 리세스의 직경은 상기 개구부 직경의 1/4 내지 1/2인 반도체 소자
  5. 제1항에 있어서, 상기 하부 플러그는 알루미늄, 구리 및 텅스텐 중에서 어느 하나로 이루어지는 반도체 소자.
  6. 제1항에 있어서, 상기 도전층은 텅스텐, 구리, 알루미늄, 고융점 금속 및 고융점 금속 실리사이드 중에서 어느 하나로 이루어지는 반도체 소자.
  7. 제1항에 있어서, 상기 확산 방지층은 티타늄질화막, 탄탈륨질화막 및 티타늄/티타늄질화막 중에서 어느 하나로 이루어지는 반도체 소자.
  8. 제1항에 있어서, 상기 접착층은 티타늄질화막, 탄탈륨 질화막 및 티타늄/티타늄질화막 중의 어느 하나로 이루어지는 반도체 소자.
  9. 개구부를 구비한 제 1 층간 절연막을 반도체 기판 상에 형성하는 단계,
    상기 개구부의 내부 표면을 따라 확산 방지막을 형성하는 단계,
    상기 개구부 내의 상기 확산 방지막 표면에, 리세스를 구비하고 상면을 가지는 하부 플러그를 형성하는 단계,
    상기 제 1 층간 절연막 상에, 적어도 상기 리세스를 노출시키는 그루브를 구비한 제 2 층간 절연막을 형성하는 단계,
    상기 제 2 층간 절연막이 형성된 반도체 기판 전면에 상기 제 2 층간 절연막과의 접합력을 향상시키는 금속을 증착하여, 상기 그루브 및 상기 리세스의 표면을 따라 접착층을 형성하는 단계 및
    상기 접착층 상면에 상기 그루브와 상기 리세스를 채우는 도전층을 형성하는 단계로서, 상기 도전층은 상부와 돌출부를 포함하고, 상기 돌출부는 상기 상부의 수직 아래에서 상기 하부 플러그 안쪽으로 상기 도전층의 상부의 두께보다 큰 거리만큼 연장되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 접착층은 상기 금속층의 증착 조건에 따라 상기 리세스의 표면 일부 또는 전부에 형성되는 반도체 소자의 제조 방법.
  11. 제9항 또는 제10항에 있어서, 상기 하부 플러그를 형성하는 단계는, 상기 확산 방지막을 포함하는 상기 제 1 층간 절연막 상면에 상기 개구부를 부분적으로 채우도록 도전성 물질막을 형성하는 단계, 상기 도전성 물질막을 상기 제 1 층간 절연막 상면이 노출될 때까지 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 제1 도전성 물질막은 기계 및 화학적 연마에 의해 식각되는 반도체 소자의 제조 방법.
  13. 제9항 또는 제10항에 있어서, 상기 도전층을 형성하는 단계는,
    상기 접착층을 포함한 상기 제 2 층간 절연막 상면에 제2 도전성 물질막을 형성하여 상기 그루브 및 상기 리세스를 완전히 채우는 단계; 및
    상기 제2 도전성 물질막을 상기 제 2 층간 절연막이 노출될 때 까지 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서, 상기 제2 도전성 물질막은 기계 및 화학적 연마 또는 건식 식각을 이용하여 식각하는 반도체 소자의 제조 방법.
  15. 제11항에 있어서, 상기 제1 도전성 물질막은 알루미늄, 구리 및 텅스텐 중의 어느 하나로 이루어지는 반도체 소자의 제조 방법.
  16. 제13항에 있어서, 상기 제2 도전성 물질막은 텅스텐, 구리, 알루미늄, 고융점 금속 및 고융점 금속 실리사이드 중의 어느 하나로 이루어지는 반도체 소자의 제조 방법.
  17. 제9항 또는 제10항에 있어서, 상기 리세스의 직경은 상기 개구부 직경의 1/4 내지 1/2인 반도체 소자의 제조 방법.
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