JP2002075994A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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満 関口
Takashi Harada
剛史 原田
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Abstract

(57)【要約】 【課題】 埋め込み不良の発生を防止しつつ、電解メッ
キ法により凹部におけるシード層の上又はバリアメタル
膜の上に導電膜を形成できるようにする。 【解決手段】 半導体基板１００上の絶縁膜にビアホー
ル１０８及び配線用溝１０９を形成した後、ビアホール
１０８及び配線用溝１０９のそれぞれの底部及び壁面
に、Ｒｕ膜からなる第２のバリアメタル膜１１０、及び
銅シード層１１１を順次堆積する。電解メッキ法により
銅シード層１１１の上に銅メッキ膜１１２を、ビアホー
ル１０８及び配線用溝１０９のそれぞれが完全に埋まる
ように成長させる。銅シード層１１１と銅メッキ膜１１
２とを一体化して配線用銅膜１１３を形成することによ
り、配線用銅膜１１３からなるビア１１４及び第２の配
線１１５を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、銅配線を有する半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】０．１８μｍ世代以降のシリコンＬＳＩ
においては、トランジスタの高速化に対して配線のＣＲ
成分による遅延が無視できなくなったため、従来のＡｌ
（比抵抗３μΩ・ｃｍ）に代えて、より低抵抗なＣｕ
（比抵抗１．７μΩ・ｃｍ）又はＣｕを主成分とする金
属（以下、銅合金と称する）を配線材料に用いる検討が
進んでいる。尚、本明細書においては、銅又は銅合金か
らなる配線を銅配線と称する。
【０００３】以下、従来の半導体装置の製造方法につい
て、バリアメタル膜としてＴａ膜（比抵抗２００〜２３
０μΩ・ｃｍ）を用いる銅配線製造技術を例として、図
６（ａ）〜（ｅ）を参照しながら説明する。
【０００４】まず、図６（ａ）に示すように、半導体基
板１０上の第１の絶縁膜１１中にＴａ膜からなる第１の
バリアメタル膜１２を介して銅膜からなる第１の配線１
３を埋め込む。その後、半導体基板１０の上に第１のシ
リコン窒化膜１４、第２の絶縁膜１５、第２のシリコン
窒化膜１６、及び第３の絶縁膜１７を順次堆積した後、
第１のシリコン窒化膜１４、第２の絶縁膜１５及び第２
のシリコン窒化膜１６に、第１の配線１３に達するビア
ホール１８を形成すると共に、第３の絶縁膜１７に、ビ
アホール１８を介して第１の配線１３に達する配線用溝
１９を形成する。このとき、第１のバリアメタル膜１２
又は第１のシリコン窒化膜１４は、第２の絶縁膜１５又
は第２のシリコン窒化膜１６等を堆積するときの４００
℃程度の熱処理により、第１の配線１３を構成する銅原
子が第１の絶縁膜１１又は第２の絶縁膜１５等の内部に
拡散する事態を防止する。すなわち、第１のバリアメタ
ル膜１２又は第１のシリコン窒化膜１４は、銅原子の拡
散に対するバリア性を有している。
【０００５】次に、図６（ｂ）に示すように、ビアホー
ル１８及び配線用溝１９のそれぞれの底部及び壁面に、
Ｔａ膜からなる第２のバリアメタル膜２０、及び銅膜か
らなる銅シード層２１をスパッタ法により順次堆積す
る。
【０００６】次に、半導体基板１０をスパッタ装置から
取り出してメッキ装置に搬入する。このとき、半導体基
板１０の表面つまり銅シード層２１の表面が空気にさら
される。その後、図６（ｃ）に示すように、電解メッキ
法を用いて銅シード層２１の上に銅メッキ膜２２を、ビ
アホール１８及び配線用溝１９のそれぞれが完全に埋ま
るように成長させる。
【０００７】次に、銅メッキ膜２２の結晶粒を成長させ
るために銅メッキ膜２２に対して熱処理（例えば１００
℃程度の温度下で２時間程度）を行なう。これにより、
図６（ｄ）に示すように、銅シード層２１と銅メッキ膜
２２とが一体化して配線用銅膜２３が形成される。
【０００８】次に、図６（ｅ）に示すように、配線用溝
１９の外側の第２のバリアメタル膜２０及び配線用銅膜
２３を除去して、配線用銅膜２３からなるビア２４及び
第２の配線２５を形成する。これにより、ビア２４を介
して第１の配線１３と第２の配線２５とが接続される。
【０００９】その後、図示は省略しているが、必要に応
じて、図６（ａ）〜（ｅ）に示す工程（但し、図６
（ａ）に示す工程については第１のシリコン窒化膜１４
を堆積する工程以降）を繰り返すことにより、所望の多
層配線構造を形成する。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法においては、スパッタ法を用いて
銅シード層２１を堆積するときに、図７（ａ）に示すよ
うに、スパッタ法の指向性に起因して、銅シード層２１
におけるビアホール１８の壁面上の部分が薄膜化し、そ
れによって、第２のバリアメタル膜２０におけるビアホ
ール１８の壁面上の部分が露出する可能性がある。前述
のように、銅シード層２１の堆積後に半導体基板１０を
スパッタ装置から取り出してメッキ装置に搬入するとき
に、半導体基板１０の表面が空気にさらされるが、この
とき、第２のバリアメタル膜２０つまりＴａ膜が露出し
ていると、該露出部分が空気にさらされて酸化されてし
まう。その場合、Ｔａの酸化物は非常に導電性が悪い誘
電体であるため、電解メッキ法により銅メッキ膜２２を
成長させてビアホール１８を埋め込むときに、第２のバ
リアメタル膜２０が酸化されている部分には電流が流れ
なくなる。その結果、図７（ｂ）に示すように、ビアホ
ール１８等においてボイド等の埋め込み不良が発生して
しまう。同様の問題は、第２のバリアメタル膜２０とし
てＴａＮ膜（比抵抗２００〜２３０μΩ・ｃｍ）、Ｔｉ
膜（比抵抗５０μΩ・ｃｍ）又はＴｉＮ膜（比抵抗２０
０μΩ・ｃｍ）等を用いた場合にも生じる。
【００１１】ところで、基板上の絶縁膜に形成された凹
部に銅膜を埋め込むときに、電解メッキ法に代えて、例
えばスパッタ＋リフロー法又はＣＶＤ（chemical vapor
deposition ）法等を用いることができる。
【００１２】電解メッキ法に代えてスパッタ＋リフロー
法を用いると共にスパッタ＋リフロー法のうちのリフロ
ー法として酸化還元リフロー法（第４２回応用物理学会
関係連合講演会予稿集（1995年春季）,p810,Ｃｕ配線技
術（１）〜酸化・還元反応によるＣｕリフローの低温化
〜）を用いる場合、凹部が形成された絶縁膜上に、例え
ばＴａ膜からなるバリアメタル膜を介して厚い銅膜をス
パッタ法により堆積した後、酸化還元リフロー法を用い
て、酸化還元性雰囲気中で銅膜に対して酸化及び還元を
繰り返し行ない、それにより生じる反応熱によって銅膜
を流動させて凹部を埋め込む。ところが、銅膜に対して
酸化を行なうときにバリアメタル膜つまりＴａ膜等も酸
化されてバリアメタル膜の導電性が低下する結果、バリ
アメタル膜を含めた配線又はビア等の抵抗（以下、単に
配線抵抗と称する）が増大してしまうという問題が生じ
る。同様の問題は、電解メッキ法、スパッタ＋リフロー
法又はＣＶＤ法等により絶縁膜（凹部が形成されていて
もよい）上にバリアメタル膜を介して銅膜を形成した後
に銅膜をパターニングして配線を形成する場合にも生じ
る。
【００１３】前記に鑑み、本発明は、埋め込み不良の発
生を防止しつつ、電解メッキ法により凹部におけるシー
ド層の上又はバリアメタル膜の上に導電膜を形成できる
ようにすることを第１の目的とし、バリアメタル膜の酸
化に起因して配線抵抗が増大しないようにすることを第
２の目的とする。
【００１４】
【課題を解決するための手段】前記の第１又は第２の目
的を達成するために、本発明に係る第１の半導体装置
は、基板上に形成された絶縁膜と、絶縁膜中に形成さ
れ、銅又は銅合金からなる埋め込み配線とを備えてお
り、絶縁膜と埋め込み配線との間に、酸化されても導電
性を失わない金属、又は導電性を有する金属酸化物から
なるバリアメタル膜を有する。
【００１５】第１の半導体装置によると、絶縁膜と埋め
込み配線との間に、酸化されても導電性を失わない金
属、又は導電性を有する金属酸化物からなるバリアメタ
ル膜が形成されている。このため、電解メッキ法により
埋め込み配線となる導電膜が形成されている場合には、
次のような効果が得られる。すなわち、絶縁膜に形成さ
れた凹部（配線用溝又はビアホール等）の壁面にバリア
メタル膜及びシード層を順次堆積したときに、シード層
のカバレッジが悪いことに起因してバリアメタル膜に露
出部分が生じても、該露出部分が酸化によって導電性を
失うことがない。従って、埋め込み不良の発生を防止し
つつ、電解メッキ法により凹部におけるシード層の上又
はバリアメタル膜の上に導電膜を形成することができ
る。また、電解メッキ法以外の方法により埋め込み配線
となる導電膜が形成されている場合には、次のような効
果が得られる。すなわち、凹部の壁面にバリアメタル膜
を堆積した後に、例えば酸化性雰囲気中でバリアメタル
膜の上に導電膜を形成するときにも、バリアメタル膜が
酸化によって導電性を失うことがない。従って、バリア
メタル膜の酸化に起因して配線抵抗が増大する事態を防
止できる。
【００１６】前記の第２の目的を達成するために、本発
明に係る第２の半導体装置は、基板上に形成された絶縁
膜と、絶縁膜上に形成され、銅又は銅合金からなる配線
とを備えており、絶縁膜と配線との間に、酸化されても
導電性を失わない金属、又は導電性を有する金属酸化物
からなるバリアメタル膜を有する。
【００１７】第２の半導体装置によると、絶縁膜と配線
との間に、酸化されても導電性を失わない金属、又は導
電性を有する金属酸化物からなるバリアメタル膜が形成
されている。このため、絶縁膜上にバリアメタル膜を堆
積した後に、例えば酸化性雰囲気中でバリアメタル膜の
上に配線用導電膜を形成するときにも、バリアメタル膜
が酸化によって導電性を失うことがない。従って、バリ
アメタル膜の酸化に起因して配線抵抗が増大する事態を
防止できる。
【００１８】第１又は第２の半導体装置において、金属
は、Ｒｕ、Ｉｒ又はＲｕ若しくはＩｒを含む合金である
ことが好ましい。
【００１９】このようにすると、バリアメタル膜が酸化
によって導電性を失うことを確実に防止できる。
【００２０】第１又は第２の半導体装置において、金属
酸化物は、ＲｕＯ2、ＩｒＯ2又はＲｕ若しくはＩｒを含
む合金の酸化物であることが好ましい。
【００２１】このようにすると、バリアメタル膜が酸化
によって導電性を失うことを確実に防止できる。
【００２２】前記の第１の目的を達成するために、本発
明に係る第１の半導体装置の製造方法は、基板上の絶縁
膜に凹部を形成する工程と、凹部の壁面に、酸化されて
も導電性を失わない金属、又は導電性を有する金属酸化
物からなるバリアメタル膜と、銅又は銅合金からなる第
１の導電膜とを順次堆積する工程と、電解メッキ法によ
り第１の導電膜上に凹部が完全に埋まるように銅又は銅
合金からなる第２の導電膜を成長させる工程と、第１の
導電膜と第２の導電膜とを一体化して第３の導電膜を形
成することにより、第３の導電膜からなる埋め込み配線
を形成する工程とを備えている。
【００２３】第１の半導体装置の製造方法によると、基
板上の絶縁膜に形成された凹部の壁面に、酸化されても
導電性を失わない金属、又は導電性を有する金属酸化物
からなるバリアメタル膜と、第１の導電膜とを順次堆積
した後、電解メッキ法により第１の導電膜上に凹部が完
全に埋まるように第２の導電膜を成長させ、その後、第
１の導電膜と第２の導電膜とが一体化した第３の導電膜
からなる埋め込み配線を形成する。このため、凹部の壁
面にバリアメタル膜及び第１の導電膜つまりシード層を
順次堆積したときに、シード層のカバレッジが悪いこと
に起因してバリアメタル膜に露出部分が生じても、該露
出部分が酸化によって導電性を失うことがない。従っ
て、埋め込み不良の発生を防止しつつ、電解メッキ法に
より凹部におけるシード層の上又はバリアメタル膜の上
に第２の導電膜を形成することができる。
【００２４】前記の第２の目的を達成するために、本発
明に係る第２の半導体装置の製造方法は、基板上の絶縁
膜の上に、酸化されても導電性を失わない金属、又は導
電性を有する金属酸化物からなるバリアメタル膜と、銅
又は銅合金からなる第１の導電膜とを順次堆積する工程
と、電解メッキ法により第１の導電膜上に銅又は銅合金
からなる第２の導電膜を成長させる工程と、第１の導電
膜と第２の導電膜とを一体化して第３の導電膜を形成す
る工程と、配線形成領域を覆うマスクパターンを用い
て、第３の導電膜に対してエッチングを行なうことによ
り、第３の導電膜からなる配線を形成する工程とを備え
ている。
【００２５】第２の半導体装置の製造方法によると、基
板上の絶縁膜の上に、酸化されても導電性を失わない金
属、又は導電性を有する金属酸化物からなるバリアメタ
ル膜と、第１の導電膜とを順次堆積した後、電解メッキ
法により第１の導電膜上に第２の導電膜を成長させ、そ
の後、第１の導電膜と第２の導電膜とが一体化した第３
の導電膜に対してエッチングを行なって配線を形成す
る。このため、絶縁膜の上にバリアメタル膜及び第１の
導電膜つまりシード層を順次堆積したときに、シード層
のカバレッジが悪いことに起因してバリアメタル膜に露
出部分が生じても、該露出部分が酸化によって導電性を
失うことがない。従って、バリアメタル膜の酸化に起因
して配線抵抗が増大する事態を回避できる。
【００２６】前記の第２の目的を達成するために、本発
明に係る第３の半導体装置の製造方法は、基板上の絶縁
膜に凹部を形成する工程と、凹部の壁面に、酸化されて
も導電性を失わない金属、又は導電性を有する金属酸化
物からなるバリアメタル膜を堆積する工程と、バリアメ
タル膜上に凹部が完全に埋まるように銅又は銅合金から
なる導電膜を形成することにより、導電膜からなる埋め
込み配線を形成する工程とを備えている。
【００２７】第３の半導体装置の製造方法によると、基
板上の絶縁膜に形成された凹部の壁面に、酸化されても
導電性を失わない金属、又は導電性を有する金属酸化物
からなるバリアメタル膜を堆積した後、バリアメタル膜
上に凹部が完全に埋まるように導電膜を形成することに
よって埋め込み配線を形成する。このため、凹部の壁面
にバリアメタル膜を堆積した後に、例えば酸化性雰囲気
中でバリアメタル膜の上に導電膜を形成するときにも、
バリアメタル膜が酸化によって導電性を失うことがな
い。従って、バリアメタル膜の酸化に起因して配線抵抗
が増大する事態を防止できる。
【００２８】前記の第２の目的を達成するために、本発
明に係る第４の半導体装置の製造方法は、基板上の絶縁
膜の上に、酸化されても導電性を失わない金属、又は導
電性を有する金属酸化物からなるバリアメタル膜を堆積
する工程と、バリアメタル膜上に銅又は銅合金からなる
導電膜を形成する工程と、配線形成領域を覆うマスクパ
ターンを用いて、導電膜に対してエッチングを行なうこ
とにより、導電膜からなる配線を形成する工程とを備え
ている。
【００２９】第４の半導体装置の製造方法によると、基
板上の絶縁膜の上に、酸化されても導電性を失わない金
属、又は導電性を有する金属酸化物からなるバリアメタ
ル膜を堆積した後、バリアメタル膜上に導電膜を形成
し、その後、導電膜に対してエッチングを行なって配線
を形成する。このため、絶縁膜上にバリアメタル膜を堆
積した後に、例えば酸化性雰囲気中でバリアメタル膜の
上に導電膜を形成するときにも、バリアメタル膜が酸化
によって導電性を失うことがない。従って、バリアメタ
ル膜の酸化に起因して配線抵抗が増大する事態を防止で
きる。
【００３０】第３又は第４の半導体装置の製造方法にお
いて、導電膜は、スパッタ法により堆積された後に酸化
還元性雰囲気中において流動されることが好ましい。
【００３１】このようにすると、導電膜のカバレッジが
良くなる。
【００３２】第１、第２、第３又は第４の半導体装置の
製造方法において、金属は、Ｒｕ、Ｉｒ又はＲｕ若しく
はＩｒを含む合金であることが好ましい。
【００３３】このようにすると、バリアメタル膜が酸化
によって導電性を失うことを確実に防止できる。
【００３４】第１、第２、第３又は第４の半導体装置の
製造方法において、金属酸化物は、ＲｕＯ2、ＩｒＯ2又
はＲｕ若しくはＩｒを含む合金の酸化物であることが好
ましい。
【００３５】このようにすると、バリアメタル膜が酸化
によって導電性を失うことを確実に防止できる。
【００３６】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図１（ａ）〜（ｅ）を参照しながら説明する。
【００３７】まず、図１（ａ）に示すように、半導体基
板１００上の第１の絶縁膜１０１中に例えばＴａ膜から
なる第１のバリアメタル膜１０２を介して例えば銅膜か
らなる第１の配線１０３を埋め込む。その後、半導体基
板１００の上に第１のシリコン窒化膜１０４、第２の絶
縁膜１０５、第２のシリコン窒化膜１０６、及び第３の
絶縁膜１０７を順次堆積した後、第１のシリコン窒化膜
１０４、第２の絶縁膜１０５及び第２のシリコン窒化膜
１０６に、第１の配線１０３に達する深さ約５００ｎｍ
のビアホール１０８を形成すると共に、第３の絶縁膜１
０７に、ビアホール１０８を介して第１の配線１０３に
達する深さ約３００ｎｍの配線用溝１０９を形成する。
このとき、第１のバリアメタル膜１０２又は第１のシリ
コン窒化膜１０４は、第２の絶縁膜１０５又は第２のシ
リコン窒化膜１０６等を堆積するときの４００℃程度の
熱処理（例えばプラズマＣＶＤ法等）により、第１の配
線１０３を構成する銅原子が第１の絶縁膜１０１又は第
２の絶縁膜１０５等の内部に拡散する事態を防止する。
すなわち、バリアメタル膜１０２又は第１のシリコン窒
化膜１０４は、銅原子の拡散に対するバリア性を有して
いる。
【００３８】次に、図１（ｂ）に示すように、例えばス
パッタ法により半導体基板１００の上に膜厚２５ｎｍの
Ｒｕ（ルテニウム）膜からなる第２のバリアメタル膜１
１０を堆積した後、例えばスパッタ法により第２のバリ
アメタル膜１１０の上に膜厚１５０ｎｍの銅膜からなる
銅シード層１１１を堆積する。これにより、ビアホール
１０８及び配線用溝１０９のそれぞれの底部及び壁面が
第２のバリアメタル膜１１０及び銅シード層１１１によ
り覆われる。
【００３９】次に、半導体基板１００をスパッタ装置か
ら取り出してメッキ装置に搬入する。このとき、銅シー
ド層１１１のカバレッジが悪いことに起因して第２のバ
リアメタル膜１１０に露出部分があると、該露出部分が
空気にさらされて酸化する。しかし、第２のバリアメタ
ル膜１１０を構成するＲｕの比抵抗が７．５μΩ・ｃｍ
であるのに対して、Ｒｕの酸化物であるＲｕＯ2 の比抵
抗は３５μΩ・ｃｍであるので、第２のバリアメタル膜
１１０は酸化されても導電性を失わない。
【００４０】その後、図１（ｃ）に示すように、電解メ
ッキ法により銅シード層１１１の上に膜厚５００ｎｍの
銅メッキ膜１１２を、ビアホール１０８及び配線用溝１
０９のそれぞれが完全に埋まるように成長させる。具体
的には、半導体基板１００をＣｕＳＯ4 及びＨ2ＳＯ4等
を含むメッキ液に浸漬した後、半導体基板１００が負電
位となるように電解メッキ法を実施する。このとき、ビ
アホール１０８の壁面上等で銅シード層１１１により第
２のバリアメタル膜１１０が覆われていない場合にも、
第２のバリアメタル膜１１０が酸化によって導電性を失
うことがないので、銅メッキ膜１１２によりビアホール
１０８及び配線用溝１０９のそれぞれを確実に埋め込む
ことができる。
【００４１】次に、半導体基板１００をメッキ装置から
取り出した後、銅メッキ膜１１２の結晶粒を成長させる
ために銅メッキ膜１１２に対して熱処理（例えば１００
℃程度の温度下で２時間程度）を行なう。これにより、
図１（ｄ）に示すように、銅シード層１１１と銅メッキ
膜１１２とが一体化して配線用銅膜１１３が形成され
る。尚、銅メッキ膜１１２に対して前述の熱処理を行な
う代わりに、半導体基板１００を室温下で２日間程放置
しておいてもよい。
【００４２】次に、図１（ｅ）に示すように、例えばＣ
ＭＰ法等を用いて、配線用溝１０９の外側の第２のバリ
アメタル膜１１０及び配線用銅膜１１３を除去して、配
線用銅膜１１３からなるビア１１４及び第２の配線１１
５を形成する。これにより、ビア１１４を介して第１の
配線１０３と第２の配線１１５とが接続される。
【００４３】その後、図示は省略しているが、必要に応
じて、図１（ａ）〜（ｅ）に示す工程（但し、図１
（ａ）に示す工程については第１のシリコン窒化膜１０
４を堆積する工程以降）を繰り返すことにより、所望の
多層配線構造を形成する。
【００４４】以上に説明したように、第１の実施形態に
よると、ビアホール１０８及び配線用溝１０９のそれぞ
れの底部及び壁面に、Ｒｕつまり「酸化されても導電性
を失わない金属」からなる第２のバリアメタル膜１１０
と、銅シード層１１１とを順次堆積した後、電解メッキ
法により銅シード層１１１上に銅メッキ膜１１２をビア
ホール１０８及び配線用溝１０９のそれぞれが完全に埋
まるように成長させ、その後、銅シード層１１１と銅メ
ッキ膜１１２とが一体化した配線用銅膜１１３からなる
ビア１１４及び第２の配線１１５を形成する。このた
め、ビアホール１０８又は配線用溝１０９の壁面に第２
のバリアメタル膜１１０及び銅シード層１１１を順次堆
積したときに、銅シード層１１１のカバレッジが悪いこ
とに起因して第２のバリアメタル膜１１０に露出部分が
生じても、該露出部分が酸化によって導電性を失うこと
がない。従って、埋め込み不良の発生を防止しつつ、電
解メッキ法によりビアホール１０８又は配線用溝１０９
における銅シード層１１１の上又は第２のバリアメタル
膜１１０の上に銅メッキ膜１１２を形成することができ
る。すなわち、ビアホール１０８又は配線用溝１０９に
対する銅メッキ膜１１２の埋め込みマージンが拡大す
る。
【００４５】尚、第１の実施形態において、第２のバリ
アメタル膜１１０の材料として、Ｒｕを用いたが、これ
に代えて、他の「酸化されても導電性を失わない金
属」、例えばＩｒ（比抵抗６．５μΩ・ｃｍ：Ｉｒの酸
化物であるＩｒＯ2 の比抵抗は３０μΩ・ｃｍ程度）、
又はＲｕ若しくはＩｒを含む合金等を用いてもよい。
【００４６】また、第１の実施形態において、第１の配
線１０３、銅シード層１１１又は銅メッキ膜１１２の材
料として純銅を用いたが、これに代えて、銅合金を用い
てもよい。
【００４７】また、第１の実施形態において、第１のバ
リアメタル膜１０２としてＴａ膜を用いたが、これに代
えて、ＴａＮ膜、Ｔｉ膜又はＴｉＮ膜等を用いてもよ
い。
【００４８】また、第１の実施形態において、第１の絶
縁膜１０１、第２の絶縁膜１０５、又は第３の絶縁膜１
０７として、ＳｉＯ2 膜、塗布膜、又はＣを含む誘電率
の低いＣＶＤ膜等を用いてもよい。
【００４９】また、第１の実施形態において、ビアホー
ル１０８と配線用溝１０９とを同時に導電膜により埋め
込むデュアルダマシン法を用いたが、これに代えて、ビ
アホール１０８と配線用溝１０９とを別々に形成すると
共に別々に導電膜により埋め込んでもよい。
【００５０】また、第１の実施形態において、Ｔａ膜か
らなる第１のバリアメタル膜１０２を含めた第１の配線
１０３の抵抗を低減するために、第１のバリアメタル膜
１０２の下側にＴａ膜以外の他の金属膜を設けてもよ
い。
【００５１】また、第１の実施形態において、Ｒｕ膜か
らなる第２のバリアメタル膜１１０を含めたビア１１４
又は第２の配線１１５の抵抗を低減するために、第２の
バリアメタル膜１１０の下側にＲｕ膜以外の他の金属膜
を設けてもよい。
【００５２】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図２（ａ）〜（ｅ）を参照しながら説明する。
【００５３】まず、第１の実施形態の図１（ａ）に示す
工程と同じく図２（ａ）に示すように、半導体基板２０
０上の第１の絶縁膜２０１中に例えばＴａ膜からなる第
１のバリアメタル膜２０２を介して例えば銅膜からなる
第１の配線２０３を埋め込む。その後、半導体基板２０
０の上に第１のシリコン窒化膜２０４、第２の絶縁膜２
０５、第２のシリコン窒化膜２０６、及び第３の絶縁膜
２０７を順次堆積した後、第１のシリコン窒化膜２０
４、第２の絶縁膜２０５及び第２のシリコン窒化膜２０
６に、第１の配線２０３に達する深さ約５００ｎｍのビ
アホール２０８を形成すると共に、第３の絶縁膜２０７
に、ビアホール２０８を介して第１の配線２０３に達す
る深さ約３００ｎｍの配線用溝２０９を形成する。この
とき、第１のバリアメタル膜２０２又は第１のシリコン
窒化膜２０４は、第２の絶縁膜２０５又は第２のシリコ
ン窒化膜２０６等を堆積するときの４００℃程度の熱処
理（例えばプラズマＣＶＤ法等）により、第１の配線２
０３を構成する銅原子が第１の絶縁膜２０１又は第２の
絶縁膜２０５等の内部に拡散する事態を防止する。すな
わち、第１のバリアメタル膜２０２又は第１のシリコン
窒化膜２０４は、銅原子の拡散に対するバリア性を有し
ている。
【００５４】次に、図２（ｂ）に示すように、例えば酸
素（Ｏ2 ）雰囲気中でＲｕターゲットに対してスパッタ
を行なう反応性スパッタ法により、半導体基板１００の
上に膜厚２５ｎｍのＲｕＯ2 膜からなる第２のバリアメ
タル膜２１０を堆積した後、例えばスパッタ法により第
２のバリアメタル膜２１０の上に膜厚１５０ｎｍの銅膜
からなる銅シード層２１１を堆積する。これにより、ビ
アホール２０８及び配線用溝２０９のそれぞれの底部及
び壁面が第２のバリアメタル膜２１０及び銅シード層２
１１により覆われる。
【００５５】次に、半導体基板２００をスパッタ装置か
ら取り出してメッキ装置に搬入する。このとき、銅シー
ド層２１１のカバレッジが悪いことに起因して第２のバ
リアメタル膜２１０に露出部分があると、該露出部分が
空気にさらされる。しかし、第２のバリアメタル膜２１
０を構成するＲｕＯ2 （比抵抗は３５μΩ・ｃｍ）は元
々導電性を有する金属酸化物であるので、さらに酸化さ
れて導電性を失うことはない。
【００５６】その後、図２（ｃ）に示すように、電解メ
ッキ法により銅シード層２１１の上に膜厚５００ｎｍの
銅メッキ膜２１２を、ビアホール２０８及び配線用溝２
０９のそれぞれが完全に埋まるように成長させる。具体
的には、半導体基板２００をＣｕＳＯ4 及びＨ2ＳＯ4等
を含むメッキ液に浸漬した後、半導体基板２００が負電
位となるように電解メッキ法を実施する。このとき、ビ
アホール２０８の壁面上等で銅シード層２１１により第
２のバリアメタル膜２１０が覆われていない場合にも、
第２のバリアメタル膜２１０が酸化によって導電性を失
うことがないので、銅メッキ膜２１２によりビアホール
２０８及び配線用溝２０９のそれぞれを確実に埋め込む
ことができる。
【００５７】次に、半導体基板２００をメッキ装置から
取り出した後、銅メッキ膜２１２の結晶粒を成長させる
ために銅メッキ膜２１２に対して熱処理（例えば１００
℃程度の温度下で２時間程度）を行なう。これにより、
図２（ｄ）に示すように、銅シード層２１１と銅メッキ
膜２１２とが一体化して配線用銅膜２１３が形成され
る。尚、銅メッキ膜２１２に対して前述の熱処理を行な
う代わりに、半導体基板２００を室温下で２日間程放置
しておいてもよい。
【００５８】次に、図２（ｅ）に示すように、例えばＣ
ＭＰ法等を用いて、配線用溝２０９の外側の第２のバリ
アメタル膜２１０及び配線用銅膜２１３を除去して、配
線用銅膜２１３からなるビア２１４及び第２の配線２１
５を形成する。これにより、ビア２１４を介して第１の
配線２０３と第２の配線２１５とが接続される。
【００５９】その後、図示は省略しているが、必要に応
じて、図２（ａ）〜（ｅ）に示す工程（但し、図２
（ａ）に示す工程については第１のシリコン窒化膜２０
４を堆積する工程以降）を繰り返すことにより、所望の
多層配線構造を形成する。
【００６０】以上に説明したように、第２の実施形態に
よると、ビアホール２０８及び配線用溝２０９のそれぞ
れの底部及び壁面に、ＲｕＯ2 つまり「導電性を有する
金属酸化物」からなる第２のバリアメタル膜２１０と、
銅シード層２１１とを順次堆積した後、電解メッキ法に
より銅シード層２１１上に銅メッキ膜２１２をビアホー
ル２０８及び配線用溝２０９のそれぞれが完全に埋まる
ように成長させ、その後、銅シード層２１１と銅メッキ
膜２１２とが一体化した配線用銅膜２１３からなるビア
２１４及び第２の配線２１５を形成する。このため、ビ
アホール２０８又は配線用溝２０９の壁面に第２のバリ
アメタル膜２１０及び銅シード層２１１を順次堆積した
ときに、銅シード層２１１のカバレッジが悪いことに起
因して第２のバリアメタル膜２１０に露出部分が生じて
も、該露出部分が酸化によって導電性を失うことがな
い。従って、埋め込み不良の発生を防止しつつ、電解メ
ッキ法によりビアホール２０８又は配線用溝２０９にお
ける銅シード層２１１の上又は第２のバリアメタル膜２
１０の上に銅メッキ膜２１２を形成することができる。
すなわち、ビアホール２０８又は配線用溝２０９に対す
る銅メッキ膜２１２の埋め込みマージンが拡大する。
【００６１】尚、第２の実施形態において、第２のバリ
アメタル膜２１０の材料として、ＲｕＯ2 を用いたが、
これに代えて、他の「導電性を有する金属酸化物」、例
えばＩｒＯ2 （比抵抗３０μΩ・ｃｍ程度）、Ｒｕ若し
くはＩｒを含む合金の酸化物、ＹＢＣＯ（ＹＢａ2Ｃｕ3
Ｏ7-x ）等の超伝導酸化物、又はＬａ0.8Ｓｒ0.2ＭｎＯ
3 等の化合物等を用いてもよい。
【００６２】また、第２の実施形態において、第１の配
線２０３、銅シード層２１１又は銅メッキ膜２１２の材
料として純銅を用いたが、これに代えて、銅合金を用い
てもよい。
【００６３】また、第２の実施形態において、第１のバ
リアメタル膜２０２としてＴａ膜を用いたが、これに代
えて、ＴａＮ膜、Ｔｉ膜又はＴｉＮ膜等を用いてもよ
い。
【００６４】また、第２の実施形態において、第１の絶
縁膜２０１、第２の絶縁膜２０５、又は第３の絶縁膜２
０７として、ＳｉＯ2 膜、塗布膜、又はＣを含む誘電率
の低いＣＶＤ膜等を用いてもよい。
【００６５】また、第２の実施形態において、ビアホー
ル２０８と配線用溝２０９とを同時に導電膜により埋め
込むデュアルダマシン法を用いたが、これに代えて、ビ
アホール２０８と配線用溝２０９とを別々に形成すると
共に別々に導電膜により埋め込んでもよい。
【００６６】また、第２の実施形態において、Ｔａ膜か
らなる第１のバリアメタル膜２０２を含めた第１の配線
２０３の抵抗を低減するために、第１のバリアメタル膜
２０２の下側にＴａ膜以外の他の金属膜を設けてもよ
い。
【００６７】また、第２の実施形態において、ＲｕＯ2
膜からなる第２のバリアメタル膜２１０を含めたビア２
１４又は第２の配線２１５の抵抗を低減するために、第
２のバリアメタル膜２１０の下側にＲｕＯ2 膜以外の他
の金属膜を設けてもよい。
【００６８】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図３（ａ）〜（ｄ）を参照しながら説明する。
【００６９】まず、第１の実施形態の図１（ａ）に示す
工程と同じく図３（ａ）に示すように、半導体基板３０
０上の第１の絶縁膜３０１中に例えばＴａ膜からなる第
１のバリアメタル膜３０２を介して例えば銅膜からなる
第１の配線３０３を埋め込む。その後、半導体基板３０
０の上に第１のシリコン窒化膜３０４、第２の絶縁膜３
０５、第２のシリコン窒化膜３０６、及び第３の絶縁膜
３０７を順次堆積した後、第１のシリコン窒化膜３０
４、第２の絶縁膜３０５及び第２のシリコン窒化膜３０
６に、第１の配線３０３に達する深さ約５００ｎｍのビ
アホール３０８を形成すると共に、第３の絶縁膜３０７
に、ビアホール３０８を介して第１の配線３０３に達す
る深さ約３００ｎｍの配線用溝３０９を形成する。この
とき、第１のバリアメタル膜３０２又は第１のシリコン
窒化膜３０４は、第２の絶縁膜３０５又は第２のシリコ
ン窒化膜３０６等を堆積するときの４００℃程度の熱処
理（例えばプラズマＣＶＤ法等）により、第１の配線３
０３を構成する銅原子が第１の絶縁膜３０１又は第２の
絶縁膜３０５等の内部に拡散する事態を防止する。すな
わち、第１のバリアメタル膜３０２又は第１のシリコン
窒化膜３０４は、銅原子の拡散に対するバリア性を有し
ている。
【００７０】次に、図３（ｂ）に示すように、例えばス
パッタ法により半導体基板３００の上に膜厚２５ｎｍの
Ｒｕ膜からなる第２のバリアメタル膜３１０を堆積す
る。これにより、ビアホール３０８及び配線用溝３０９
のそれぞれの底部及び壁面が第２のバリアメタル膜３１
０により覆われる。その後、例えばスパッタ法により第
２のバリアメタル膜３１０の上に膜厚６００ｎｍの配線
用銅膜３１１を堆積する。このとき、図３（ｂ）に示す
ように、スパッタ法の指向性に起因して、配線用銅膜３
１１によりビアホール３０８又は配線用溝３０９を埋め
込むことはできない。
【００７１】次に、図３（ｃ）に示すように、例えば酸
化還元リフロー法を用いて、酸化還元性雰囲気中で配線
用銅膜３１１に対して酸化及び還元を繰り返し行ない、
それにより生じる反応熱によって配線用銅膜３１１を流
動させてビアホール３０８及び配線用溝３０９を埋め込
む。尚、配線用銅膜３１１に対して酸化を行なうときに
第２のバリアメタル膜３１０も酸化される。しかし、第
２のバリアメタル膜３１０を構成するＲｕの比抵抗が
７．５μΩ・ｃｍであるのに対して、Ｒｕの酸化物であ
るＲｕＯ2 の比抵抗は３５μΩ・ｃｍであるので、第２
のバリアメタル膜３１０は酸化されても導電性を失わな
い。
【００７２】次に、図３（ｄ）に示すように、例えばＣ
ＭＰ法等を用いて、配線用溝３０９の外側の第２のバリ
アメタル膜３１０及び配線用銅膜３１１を除去して、配
線用銅膜３１１からなるビア３１２及び第２の配線３１
３を形成する。これにより、ビア３１２を介して第１の
配線３０３と第２の配線３１３とが接続される。
【００７３】その後、図示は省略しているが、必要に応
じて、図３（ａ）〜（ｄ）に示す工程（但し、図３
（ａ）に示す工程については第１のシリコン窒化膜３０
４を堆積する工程以降）を繰り返すことにより、所望の
多層配線構造を形成する。
【００７４】以上に説明したように、第３の実施形態に
よると、ビアホール３０８及び配線用溝３０９のそれぞ
れの底部及び壁面に、Ｒｕつまり「酸化されても導電性
を失わない金属」からなる第２のバリアメタル膜３１０
を堆積した後、第２のバリアメタル膜３１０上に配線用
銅膜３１１をビアホール３０８及び配線用溝３０９のそ
れぞれが完全に埋まるように形成することによってビア
３１２及び第２の配線３１３を形成する。このため、ビ
アホール３０８又は配線用溝３０９の壁面に第２のバリ
アメタル膜３１０を堆積した後に、例えば酸化性雰囲気
中で第２のバリアメタル膜３１０の上に配線用銅膜３１
１を形成するときにも、第２のバリアメタル膜３１０が
酸化によって導電性を失うことがない。従って、第２の
バリアメタル膜３１０の酸化に起因して、第２のバリア
メタル膜３１０を含めたビア３１２又は第２の配線３１
３の抵抗が増大する事態を防止できる。
【００７５】尚、第３の実施形態において、第２のバリ
アメタル膜３１０の材料としてＲｕを用いたが、これに
代えて、他の「酸化されても導電性を失わない金属」、
例えばＩｒ、又はＲｕ若しくはＩｒを含む合金等を用い
てもよい。或いは、「酸化されても導電性を失わない金
属」に代えて、「導電性を有する金属酸化物」、例えば
ＲｕＯ2 、ＩｒＯ2 、Ｒｕ若しくはＩｒを含む合金の酸
化物、ＹＢＣＯ等の超伝導酸化物、又はＬａ0.8Ｓｒ0.2
ＭｎＯ3 等の化合物等を用いてもよい。
【００７６】また、第３の実施形態において、第１の配
線３０３又は配線用銅膜３１１の材料として純銅を用い
たが、これに代えて、銅合金を用いてもよい。
【００７７】また、第３の実施形態において、第１のバ
リアメタル膜３０２としてＴａ膜を用いたが、これに代
えて、ＴａＮ膜、Ｔｉ膜又はＴｉＮ膜等を用いてもよ
い。
【００７８】また、第３の実施形態において、第１の絶
縁膜３０１、第２の絶縁膜３０５、又は第３の絶縁膜３
０７として、ＳｉＯ2 膜、塗布膜、又はＣを含む誘電率
の低いＣＶＤ膜等を用いてもよい。
【００７９】また、第３の実施形態において、配線用銅
膜３１１を形成するためにスパッタ＋リフロー法を用い
たが、これに代えて、ＣＶＤ法、無電解メッキ法、イオ
ンプレーティング法、又はＣＶＤ＋高温スパッタ法（Ｃ
ＶＤ法により薄い銅膜を堆積した後に高温スパッタ法に
より薄い銅膜の上に厚い銅膜を堆積する方法）等を用い
てもよい。また、スパッタ＋リフロー法のうちのリフロ
ー法として、酸化還元リフロー法を用いたが、これに代
えて、他のリフロー法を用いてもよい。
【００８０】また、第３の実施形態において、ビアホー
ル３０８と配線用溝３０９とを同時に導電膜により埋め
込むデュアルダマシン法を用いたが、これに代えて、ビ
アホール３０８と配線用溝３０９とを別々に形成すると
共に別々に導電膜により埋め込んでもよい。
【００８１】また、第３の実施形態において、Ｔａ膜か
らなる第１のバリアメタル膜３０２を含めた第１の配線
３０３の抵抗を低減するために、第１のバリアメタル膜
３０２の下側にＴａ膜以外の他の金属膜を設けてもよ
い。
【００８２】また、第３の実施形態において、Ｒｕ膜か
らなる第２のバリアメタル膜３１０を含めたビア３１２
又は第２の配線３１３の抵抗を低減するために、第２の
バリアメタル膜３１０の下側にＲｕ膜以外の他の金属膜
を設けてもよい。
【００８３】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体装置及びその製造方法について、
図４（ａ）〜（ｅ）及び図５（ａ）〜（ｄ）を参照しな
がら説明する。
【００８４】まず、図４（ａ）に示すように、例えばス
パッタ法により、半導体基板４００上の第１の絶縁膜４
０１の上に膜厚１０ｎｍのＲｕ膜からなる第１のバリア
メタル膜４０２を堆積した後、例えばスパッタ法により
第１のバリアメタル膜４０２の上に膜厚１００ｎｍの銅
膜からなる銅シード層４０３を堆積する。
【００８５】次に、半導体基板４００をスパッタ装置か
ら取り出してメッキ装置に搬入する。このとき、銅シー
ド層４０３のカバレッジが悪いことに起因して第１のバ
リアメタル膜４０２に露出部分があると、該露出部分が
空気にさらされて酸化する。しかし、第１のバリアメタ
ル膜４０２を構成するＲｕの比抵抗が７．５μΩ・ｃｍ
であるのに対して、Ｒｕの酸化物であるＲｕＯ2 の比抵
抗は３５μΩ・ｃｍであるので、第１のバリアメタル膜
４０２は酸化されても導電性を失わない。
【００８６】その後、図４（ａ）に示すように、電解メ
ッキ法により銅シード層４０３の上に膜厚５００ｎｍの
銅メッキ膜４０４を成長させる。具体的には、半導体基
板４００をＣｕＳＯ4 及びＨ2 ＳＯ4 等を含むメッキ液
に浸漬した後、半導体基板４００が負電位となるように
電解メッキ法を実施する。尚、図示は省略しているが、
第１の絶縁膜４０１にコンタクトホール又はビアホール
等の凹部が形成されている場合には、該凹部を、第１の
バリアメタル膜４０２及び銅シード層４０３を介して銅
メッキ膜４０４により埋め込む。
【００８７】次に、半導体基板４００をメッキ装置から
取り出した後、銅メッキ膜４０４の結晶粒を成長させる
ために銅メッキ膜４０４に対して熱処理（例えば１００
℃程度の温度下で２時間程度）を行なう。これにより、
図４（ｂ）に示すように、銅シード層４０３と銅メッキ
膜４０４とが一体化して第１の配線用銅膜４０５が形成
される。尚、銅メッキ膜４０４に対して前述の熱処理を
行なう代わりに、半導体基板４００を室温下で２日間程
放置しておいてもよい。
【００８８】その後、図４（ｂ）に示すように、第１の
配線用銅膜４０５の上に第１の配線形成領域を覆う第１
のレジストパターン４０６を形成する。
【００８９】次に、第１のレジストパターン４０６をマ
スクとして、第１の配線用銅膜４０５及び第１のバリア
メタル膜４０２に対して順次エッチングを行なって、図
４（ｃ）に示すように、第１の絶縁膜４０１の上に第１
のバリアメタル膜４０２を介して第１の配線４０７を形
成する。
【００９０】次に、図４（ｄ）に示すように、第１の配
線４０７の上を含む第１の絶縁膜４０１の上に、シリコ
ン窒化膜４０８及び第２の絶縁膜４０９を順次堆積す
る。これにより、第１の配線４０７の上面及び側面はシ
リコン窒化膜４０８を介して第２の絶縁膜４０９により
覆われる。このとき、第１のバリアメタル膜４０２又は
シリコン窒化膜４０８は、第２の絶縁膜４０９等を堆積
するときの４００℃程度の熱処理（例えばプラズマＣＶ
Ｄ法等）により、第１の配線４０７を構成する銅原子が
第１の絶縁膜４０１又は第２の絶縁膜４０９等の内部に
拡散する事態を防止する。すなわち、第１のバリアメタ
ル膜４０２又はシリコン窒化膜４０８は、銅原子の拡散
に対するバリア性を有している。
【００９１】次に、図４（ｅ）に示すように、シリコン
窒化膜４０８及び第２の絶縁膜４０９に、第１の配線４
０７に達する深さ約５００ｎｍのビアホール４１０を形
成する。
【００９２】次に、図５（ａ）に示すように、例えばス
パッタ法により、ビアホール４１０を含む第２の絶縁膜
４０９の上に膜厚２５ｎｍのＲｕ膜からなる第２のバリ
アメタル膜４１１を堆積する。これにより、ビアホール
４１０の底部及び壁面が第２のバリアメタル膜４１１に
より覆われる。
【００９３】その後、例えばスパッタ法により第２のバ
リアメタル膜４１１の上に膜厚６００ｎｍの第２の配線
用銅膜４１２を堆積する。このとき、図５（ａ）に示す
ように、スパッタ法の指向性に起因して、第２の配線用
銅膜４１２によりビアホール４１０を埋め込むことはで
きない。
【００９４】次に、図５（ｂ）に示すように、例えば酸
化還元リフロー法を用いて、酸化還元性雰囲気中で第２
の配線用銅膜４１２に対して酸化及び還元を繰り返し行
ない、それにより生じる反応熱によって第２の配線用銅
膜４１２を流動させてビアホール４１０を埋め込む。
尚、第２の配線用銅膜４１２に対して酸化を行なうとき
に第２のバリアメタル膜４１１も酸化される。しかし、
第２のバリアメタル膜４１１を構成するＲｕの比抵抗が
７．５μΩ・ｃｍであるのに対して、Ｒｕの酸化物であ
るＲｕＯ2 の比抵抗は３５μΩ・ｃｍであるので、第２
のバリアメタル膜４１１は酸化されても導電性を失わな
い。
【００９５】次に、図５（ｃ）に示すように、第２の配
線用銅膜４１２の上に第２の配線形成領域を覆う第２の
レジストパターン４１３を形成した後、第２のレジスト
パターン４１３をマスクとして、第２の配線用銅膜４１
２及び第２のバリアメタル膜４１１に対して順次エッチ
ングを行なって、図５（ｄ）に示すように、第２の配線
用銅膜４１２からなるビア４１４及び第２の配線４１５
を形成する。これにより、ビア４１４を介して第１の配
線４０７と第２の配線４１５とが接続される。
【００９６】その後、図示は省略しているが、必要に応
じて、図４（ｄ）、（ｅ）及び図５（ａ）〜（ｄ）に示
す工程を繰り返すことにより、所望の多層配線構造を形
成する。
【００９７】以上に説明したように、第４の実施形態に
よると、第１の絶縁膜４０１の上に、Ｒｕつまり「酸化
されても導電性を失わない金属」からなる第１のバリア
メタル膜４０２と、銅シード層４０３とを順次堆積した
後、電解メッキ法により銅シード層４０３上に銅メッキ
膜４０４を成長させ、その後、銅シード層４０３と銅メ
ッキ膜４０４とが一体化した第１の配線用銅膜４０５に
対してエッチングを行なって第１の配線４０７を形成す
る。このため、第１の絶縁膜４０１の上に第１のバリア
メタル膜４０２及び銅シード層４０３を順次堆積したと
きに、銅シード層４０３のカバレッジが悪いことに起因
して第１のバリアメタル膜４０２に露出部分が生じて
も、該露出部分が酸化によって導電性を失うことがな
い。従って、第１のバリアメタル膜４０２の酸化に起因
して、第１のバリアメタル膜４０２を含めた第１の配線
４０７の抵抗が増大する事態を回避できる。
【００９８】また、第４の実施形態によると、ビアホー
ル４１０を含む第２の絶縁膜４０９の上に、Ｒｕつまり
「酸化されても導電性を失わない金属」からなる第２の
バリアメタル膜４１１を堆積した後、第２のバリアメタ
ル膜４１１上に第２の配線用銅膜４１２をビアホール４
１０が完全に埋まるように形成し、その後、第２の配線
用銅膜４１２に対してエッチングを行なってビア４１４
及び第２の配線４１５を形成する。このため、第２の絶
縁膜４０９上に第２のバリアメタル膜４１１を堆積した
後に、例えば酸化性雰囲気中で第２のバリアメタル膜４
１１の上に第２の配線用銅膜４１２を形成するときに
も、第２のバリアメタル膜４１１が酸化によって導電性
を失うことがない。従って、第２のバリアメタル膜４１
１の酸化に起因して、第２のバリアメタル膜４１１を含
めたビア４１４又は第２の配線４１５の抵抗が増大する
事態を防止できる。
【００９９】尚、第４の実施形態において、第１のバリ
アメタル膜４０２又は第２のバリアメタル膜４１１の材
料としてＲｕを用いたが、これに代えて、他の「酸化さ
れても導電性を失わない金属」、例えばＩｒ、又はＲｕ
若しくはＩｒを含む合金等を用いてもよい。或いは、
「酸化されても導電性を失わない金属」に代えて、「導
電性を有する金属酸化物」、例えばＲｕＯ2 、Ｉｒ
Ｏ2 、Ｒｕ若しくはＩｒを含む合金の酸化物、ＹＢＣＯ
等の超伝導酸化物、又はＬａ0.8Ｓｒ0.2ＭｎＯ3 等の化
合物等を用いてもよい。
【０１００】また、第４の実施形態において、銅シード
層４０３、銅メッキ膜４０４又は第２の配線用銅膜４１
２の材料として純銅を用いたが、これに代えて、銅合金
を用いてもよい。
【０１０１】また、第４の実施形態において、第１の絶
縁膜４０１又は第２の絶縁膜４０９として、ＳｉＯ
2 膜、塗布膜、又はＣを含む誘電率の低いＣＶＤ膜等を
用いてもよい。
【０１０２】また、第４の実施形態において、第２の配
線用銅膜４１２を形成するためにスパッタ＋リフロー法
を用いたが、これに代えて、ＣＶＤ法、無電解メッキ
法、イオンプレーティング法、又はＣＶＤ＋高温スパッ
タ法等を用いてもよい。また、スパッタ＋リフロー法の
うちのリフロー法として、酸化還元リフロー法を用いた
が、これに代えて、他のリフロー法を用いてもよい。
【０１０３】また、第４の実施形態において、Ｒｕ膜か
らなる第１のバリアメタル膜４０２を含めた第１の配線
４０７の抵抗を低減するために、第１のバリアメタル膜
４０２の下側にＲｕ膜以外の他の金属膜を設けてもよ
い。
【０１０４】また、第４の実施形態において、Ｒｕ膜か
らなる第２のバリアメタル膜４１１を含めたビア４１４
又は第２の配線４１５の抵抗を低減するために、第２の
バリアメタル膜４１１の下側にＲｕ膜以外の他の金属膜
を設けてもよい。
【０１０５】
【発明の効果】本発明によると、凹部の壁面にバリアメ
タル膜及びシード層を順次堆積したときに、シード層の
カバレッジが悪いことに起因してバリアメタル膜に露出
部分が生じても、該露出部分が酸化によって導電性を失
うことがないので、埋め込み不良の発生を防止しつつ、
電解メッキ法により凹部におけるシード層の上又はバリ
アメタル膜の上に導電膜を形成することができる。
【０１０６】また、本発明によると、例えば酸化性雰囲
気中でバリアメタル膜の上に配線用導電膜を形成すると
きにも、バリアメタル膜が酸化によって導電性を失うこ
とがないので、バリアメタル膜の酸化に起因して配線抵
抗が増大する事態を防止できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｅ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｄ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｅ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｄ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｅ）は従来の半導体装置の製造方法
の各工程を示す断面図である。
【図７】（ａ）、（ｂ）は従来の半導体装置の製造方法
における問題点を説明するための図である。
【符号の説明】
１００ 半導体基板 １０１ 第１の絶縁膜 １０２ 第１のバリアメタル膜 １０３ 第１の配線 １０４ 第１のシリコン窒化膜 １０５ 第２の絶縁膜 １０６ 第２のシリコン窒化膜 １０７ 第３の絶縁膜 １０８ ビアホール １０９ 配線用溝 １１０ 第２のバリアメタル膜 １１１ 銅シード層 １１２ 銅メッキ膜 １１３ 配線用銅膜 １１４ ビア １１５ 第２の配線 ２００ 半導体基板 ２０１ 第１の絶縁膜 ２０２ 第１のバリアメタル膜 ２０３ 第１の配線 ２０４ 第１のシリコン窒化膜 ２０５ 第２の絶縁膜 ２０６ 第２のシリコン窒化膜 ２０７ 第３の絶縁膜 ２０８ ビアホール ２０９ 配線用溝 ２１０ 第２のバリアメタル膜 ２１１ 銅シード層 ２１２ 銅メッキ膜 ２１３ 配線用銅膜 ２１４ ビア ２１５ 第２の配線 ３００ 半導体基板 ３０１ 第１の絶縁膜 ３０２ 第１のバリアメタル膜 ３０３ 第１の配線 ３０４ 第１のシリコン窒化膜 ３０５ 第２の絶縁膜 ３０６ 第２のシリコン窒化膜 ３０７ 第３の絶縁膜 ３０８ ビアホール ３０９ 配線用溝 ３１０ 第２のバリアメタル膜 ３１１ 配線用銅膜 ３１２ ビア ３１３ 配線 ４００ 半導体基板 ４０１ 第１の絶縁膜 ４０２ 第１のバリアメタル膜 ４０３ 銅シード層 ４０４ 銅メッキ膜 ４０５ 第１の配線用銅膜 ４０６ 第１のレジストパターン ４０７ 第１の配線 ４０８ シリコン窒化膜 ４０９ 第２の絶縁膜 ４１０ ビアホール ４１１ 第２のバリアメタル膜 ４１２ 第２の配線用銅膜 ４１３ 第２のレジストパターン ４１４ ビア ４１５ 第２の配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH07 HH11 HH12 HH35 JJ01 JJ07 JJ11 JJ12 JJ35 KK07 KK11 KK12 KK18 KK21 KK32 KK33 KK35 MM01 MM02 MM05 MM12 MM13 NN06 NN07 PP15 PP16 PP27 QQ08 QQ37 QQ48 QQ73 QQ75 QQ76 RR04 RR06 RR09 RR12 SS11 SS21 XX02 XX09

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 基板上に形成された絶縁膜と、 前記絶縁膜中に形成され、銅又は銅合金からなる埋め込
    み配線とを備えており、 前記絶縁膜と前記埋め込み配線との間に、酸化されても
    導電性を失わない金属、又は導電性を有する金属酸化物
    からなるバリアメタル膜を有することを特徴とする半導
    体装置。
  2. 【請求項２】 基板上に形成された絶縁膜と、 前記絶縁膜上に形成され、銅又は銅合金からなる配線と
    を備えており、 前記絶縁膜と前記配線との間に、酸化されても導電性を
    失わない金属、又は導電性を有する金属酸化物からなる
    バリアメタル膜を有することを特徴とする半導体装置。
  3. 【請求項３】 前記金属は、Ｒｕ、Ｉｒ又はＲｕ若しく
    はＩｒを含む合金であることを特徴とする請求項１又は
    ２に記載の半導体装置。
  4. 【請求項４】 前記金属酸化物は、ＲｕＯ2、ＩｒＯ2又
    はＲｕ若しくはＩｒを含む合金の酸化物であることを特
    徴とする請求項１又は２に記載の半導体装置。
  5. 【請求項５】 基板上の絶縁膜に凹部を形成する工程
    と、 前記凹部の壁面に、酸化されても導電性を失わない金
    属、又は導電性を有する金属酸化物からなるバリアメタ
    ル膜と、銅又は銅合金からなる第１の導電膜とを順次堆
    積する工程と、 電解メッキ法により前記第１の導電膜上に前記凹部が完
    全に埋まるように銅又は銅合金からなる第２の導電膜を
    成長させる工程と、 前記第１の導電膜と第２の導電膜とを一体化して第３の
    導電膜を形成することにより、前記第３の導電膜からな
    る埋め込み配線を形成する工程とを備えていることを特
    徴とする半導体装置の製造方法。
  6. 【請求項６】 基板上の絶縁膜の上に、酸化されても導
    電性を失わない金属、又は導電性を有する金属酸化物か
    らなるバリアメタル膜と、銅又は銅合金からなる第１の
    導電膜とを順次堆積する工程と、 電解メッキ法により前記第１の導電膜上に銅又は銅合金
    からなる第２の導電膜を成長させる工程と、 前記第１の導電膜と第２の導電膜とを一体化して第３の
    導電膜を形成する工程と、 配線形成領域を覆うマスクパターンを用いて、前記第３
    の導電膜に対してエッチングを行なうことにより、前記
    第３の導電膜からなる配線を形成する工程とを備えてい
    ることを特徴とする半導体装置の製造方法。
  7. 【請求項７】 基板上の絶縁膜に凹部を形成する工程
    と、 前記凹部の壁面に、酸化されても導電性を失わない金
    属、又は導電性を有する金属酸化物からなるバリアメタ
    ル膜を堆積する工程と、 前記バリアメタル膜上に前記凹部が完全に埋まるように
    銅又は銅合金からなる導電膜を形成することにより、前
    記導電膜からなる埋め込み配線を形成する工程とを備え
    ていることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 基板上の絶縁膜の上に、酸化されても導
    電性を失わない金属、又は導電性を有する金属酸化物か
    らなるバリアメタル膜を堆積する工程と、 前記バリアメタル膜上に銅又は銅合金からなる導電膜を
    形成する工程と、 配線形成領域を覆うマスクパターンを用いて、前記導電
    膜に対してエッチングを行なうことにより、前記導電膜
    からなる配線を形成する工程とを備えていることを特徴
    とする半導体装置の製造方法。
  9. 【請求項９】 前記導電膜は、スパッタ法により堆積さ
    れた後に酸化還元性雰囲気中において流動されることを
    特徴とする請求項７又は８に記載の半導体装置の製造方
    法。
  10. 【請求項１０】 前記金属は、Ｒｕ、Ｉｒ又はＲｕ若し
    くはＩｒを含む合金であることを特徴とする請求項５〜
    ８のいずれか１つに記載の半導体装置の製造方法。
  11. 【請求項１１】 前記金属酸化物は、ＲｕＯ2、ＩｒＯ2
    又はＲｕ若しくはＩｒを含む合金の酸化物であることを
    特徴とする請求項５〜８のいずれか１つに記載の半導体
    装置の製造方法。
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