KR100660830B1 - 반도체 소자의 스토리지 전극 형성방법 - Google Patents

반도체 소자의 스토리지 전극 형성방법 Download PDF

Info

Publication number
KR100660830B1
KR100660830B1 KR1020010006984A KR20010006984A KR100660830B1 KR 100660830 B1 KR100660830 B1 KR 100660830B1 KR 1020010006984 A KR1020010006984 A KR 1020010006984A KR 20010006984 A KR20010006984 A KR 20010006984A KR 100660830 B1 KR100660830 B1 KR 100660830B1
Authority
KR
South Korea
Prior art keywords
insulating layer
storage electrode
bit line
forming
semiconductor device
Prior art date
Application number
KR1020010006984A
Other languages
English (en)
Other versions
KR20020066669A (ko
Inventor
원석준
유차영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010006984A priority Critical patent/KR100660830B1/ko
Publication of KR20020066669A publication Critical patent/KR20020066669A/ko
Application granted granted Critical
Publication of KR100660830B1 publication Critical patent/KR100660830B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 백금족 금속으로 안정된 구조의 스토리지 전극을 형성할 수 있는 방법에 관한 것이다. 본 발명은 스토리지 전극 물질인 백금족 금속과 결합력이 우수한 층간 절연층을 도전 플러그 형성 전과, 도전 플러그 형성 후에 이중으로 형성한다. 이에 따라 스토리지 전극 형성을 위한 습식 식각시 하부 층간 절연층이 보호되고, 안정된 구조의 스토리지 전극을 형성할 수 있다.

Description

반도체 소자의 스토리지 전극 형성 방법{Method for forming a storage electrode of semiconductor device}
도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 스토리지 전극 형성 방법을 설명하기 위한 단면도들이다.
도 6은 종래 기술에 따른 반도체 소자의 불량을 설명하기 위한 단면도이다.
도 7 내지 도 15는 본 발명의 실시예에 따른 반도체 소자의 스토리지 전극 형성 방법을 설명하기 위한 도면들이다.
<도면 주요 부분에 대한 설명>
110 : 반도체 기판, 116 : 제 1 절연층
118 : 비트 라인, 120 : 비트 라인 보호막
122 : 제 2 절연층, 124 : 제 3 절연층
126 : 포토 레지스트 패턴, 128 : 스토리지 콘택 홀
130 : 도전 플러그, 132 : 제 4 절연층
134 : 희생 절연막, 136 : 스토리지 전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 스토리지 전극 형성 방법에 관한 것이다.
반도체 소자의 집적도가 점점 증가함에 따라 단위 셀 영역의 면적이 급격하게 감소하고 있다. 특히, 작은 면적에 높은 커패시턴스를 확보하기 위해서는, 반도체 소자의 커패시터의 유전체막으로 기존의 질화막(N)/산화막(O) 구조의 유전체막에 비해 유전율이 백배 이상 높은 페로브스카이트(Perovskite) 구조의 산화물, 예를 들어 피지티(PZT; PbZrTiO3) 또는 비에스티(BST; BaSrTiO3) 계열의 강유전체막을 사용하고, 전극으로는 내산화성이면서, 고전도성 물질인 백금(Pt), 루테늄(Ru), 이리듐(Ir) 등 백금족 귀금속류를 사용하게 된다. 한편, 백금족 금속은 전극 하부에 있는 실리콘 질화막과의 접착력이 좋지 않아, 후속 습식 식각 공정에서 식각공정 용액이 하부의 산화막에 침투하여 반도체 소자의 불량이 발생하게 된다.
도 1 내지 도 5는 종래 기술의 반도체 소자의 스토리지 전극 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 전면에 하부에 형성된 구조와 절연시킬 수 있는 제 1 절연층(16)을 형성한다. 상기 제 1 절연층(16) 상부에 비트 라인(18)을 형성하고, 상기 비트 라인(18)를 포함하여 상기 제 1 절연층(16) 상부에 제 2 절연층(20)을 형성한다. 상기 제 2 절연층(20) 및 상기 제 1 절연층(16)을 식각하여, 상기 반도체 기판(10)이 노출되도록 스토리지 콘택 홀(22)을 형성한다.
도 2를 참조하면, 상기 스토리지 콘택 홀(22)의 하부 영역에는 폴리실리콘을, 상부 영역에는 TiN으로 이루어진 스토리지 플러그(storage plug)(24)를 형성한 다.
도 3을 참조하면, 상기 스토리지 플러그(24)가 형성된 전체 구조 상에 질화막(26)을 형성하고, 이어서 상기 질화막(26) 상에 SiO2로 희생 절연막(28)을 형성한다.
도 4를 참조하면, 상기 스토리지 플러그(24)가 노출되도록 상기 질화막(26) 및 희생 절연막(28)이 선택적으로 식각하여 트렌치(30)를 형성한다.
도 5를 참조하면, 상기 트렌치(30) 형성이 완료된 전체 구조 표면에 스토리지 전극으로 사용될 백금막을 형성하고, 상기 희생 절연막(28)을 습식 식각하여 스토리지 전극(32)을 완성한다. 이 때, 상기 질화막(26)은 상기 희생 절연막(28) 식각시 식각 정지막으로 사용한다.
이상과 같이 종래의 반도체 소자의 스토리지 전극 형성 방법에서, 상기 스토리지 전극(32)을 폴리실리콘으로 형성할 경우, 폴리실리콘과 상기 질화막(26)과의 접착력이 우수하여, 상기 희생 절연막(28)을 습식 식각시 아무런 문제를 야기하지 않는다.
그러나, 상기 스토리지 전극(32)을 백금족 금속으로 사용할 경우, 상기 질화막(26)과의 접착력이 좋지 않아, 도 6의 화살표로 도시된 바와 같이 상기 희생 절연막(28)의 습식 식각시 습식 식각 용액이 상기 제 2 절연층(20)을 부분적으로 식각하게 된다. 따라서, 상기 스토리지 전극(32)을 지지하는 층이 약해지게 되고, 상기 완성된 스토리지 전극(32)이 쓰러지게 되거나, 후속 열처리 공정 중에 변형이 수반되어 반도체 소자의 불량을 야기하게 된다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위해 스토리지 전극 하부에 추가로 절연층을 형성하여 층간 절연층을 보호할 수 있고, 안정된 구조의 반도체 소자의 스토리지 전극의 형성 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 스토리지 전극 형성 방법은, 제 1 절연층이 형성되어 있는 반도체 기판 상에 비트 라인 보호막이 캐핑된 비트 라인을 형성하고, 상기 제 1 절연층 상에 비트 라인 보호막보다 낮게 제 2 절연층을 형성한다. 상기 비트 라인 보호막은 질화막으로 형성하는 것이 바람직하다. 이어서, 상기 제 2 절연체 상에 제 3 절연층을 형성하고, 상기 제 3 절연층, 제 2 절연층 및 상기 제 1 절연층을 선택적으로 식각하여 스토리지 콘택 홀을 형성한다. 상기 제 3 절연층(124)은 탄탈륨 산화막(Ta2O5)으로 형성하는 것이 바람직하다. 이어서, 상기 스토리지 콘택 홀 내부에 도전성 물질을 채워 도전 플러그를 형성한 후, 상기 도전 플러그가 형성된 상기 반도체 기판 전면에 제 4 절연층을 형성한다. 상기 도전 플러그는 질화 티타늄(TiN) 또는 텅스텐(W)을 사용하는 것이 바람직하며, 상기 제 4 절연층으로 은 SiO2, Si3N4, Ta2O5 , Al2O3 또는 이들의 조합으로 형성하는 것이 바람직하다. 계속해서, 상기 도전 플러그 상부 영역에 제 4 절연층을 선택적으로 식각하여, 식각된 상부 영역에 백금족 금속을 증착하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 자세히 설명한다.
도 7 내지 도 15는 본 발명에 따른 반도체 소자의 스토리지 전극을 형성하는 방법을 나타낸 도면들이다.
도 7을 참조하면, 반도체 기판(110) 전면에 제 1 절연층(116)을 형성한다. 상기 제 1 절연층(116)은 BPSG (borophospo silicate glass) 또는 SiO2로 형성한다. 이어서, 상기 제 1 절연층(116) 상부에 비트 라인(118)을 형성하고, 상기 비트 라인(118) 전면에 보호막인 비트 라인 보호막(120)을 형성한다.
상기 비트 라인(118) 및 비트 라인 보호막(120) 형성 방법은, 우선 상기 제 1 절연층(116) 전면에 상기 비트 라인(118) 형성 물질 및 상기 비트 라인 보호막(120) 물질을 순차적으로 형성한다. 이어서, 상기 비트 라인 보호막(120) 상에 포토 레지스트 패턴(미도시)을 형성한 후, 상기 포토 레지스트(미도시) 패턴을 마스크로 활용하여 상기 제 1 절연층의 표면이 노출될 때까지 상기 비트 라인(118) 형성 물질 및 상기 비트 라인 보호막(120)물질을 이방성 식각한다. 상기 이방성 식각된 상기 비트 라인 보호막(120)을 포한한 상기 반도체 기판(110) 전면에 다시 상기 비트 라인 보호막(120) 물질을 재증착한 후, 에치백을 실시하여 상기 비트 라인 보호막(120)을 형성한다.
상기 비트 라인 보호막(120)은 질화막으로 형성하되, 저압 화학기상 증착(Low Pressure Chemical Vapor Deposition, 이하 "LP-CVD") 공정을 사용한다. 상기 LP-CVD 공정은 1 Torr의 압력과 600±100℃의 온도에서, 디클로로실란(SiH2Cl2)과 암모니아(NH3)의 혼합 가스를 반응 가스로 사용하여 형성한다.
도 8을 참조하면, 상기 비트 라인 보호막(120) 및 상기 제 1 절연층(116) 상에 평탄화가 용이한 제 2 절연층(122)을 형성한다. 상기 제 2 절연층은 SiO2로 형성한다.
도 9를 참조하면, 상기 제 2 절연층(122) 전면에 에치백을 실시한다. 이 때, 상기 제 2 절연층(122)은 상기 비트 라인 보호막(120) 높이보다 낮도록 식각하여 식각된 제 2 절연층(122a)을 형성한다.
도 10을 참조하면, 상기 식각 제 2 절연층 상부(122a)에 제 3 절연층(124)을 형성한다. 상기 제 3 절연층(124)은 탄탈륨 산화막(Ta2O5)으로 형성하고, 화학기상증착 (Chemical Vapor Deposition, 이하 "CVD") 공정을 이용하여 형성한다. 상기 제 3 절연층(124)의 두께는 50Å 내지 500Å으로 형성한다.
계속해서, 기판의 상부에서 본 평면도 및 전면에서 본 수직 단면도를 통하여 향후 스토리지 전극 형성 과정을 설명한다.
기판의 상부에서 본 평면도인 도 11a를 참조하면, 상기 식각 제 3 절연층(124)상에 상기 비트 라인(118)과 수직으로 포토 레지스트 패턴(126)을 형성한다. 도 11b는 도 11a의 A-A'면의 수직 단면도로 상기 식각 제 3 절연층 상부(124)에 상기 포토 레지스트 패턴(126)이 나타난다. 반면, 도 11c는 도 11a의 B-B'면의 수직 단면도로, 상부에 상기 포토 레지스트 패턴(126)이 형성되어 있지 않으므로 상기 도 10과 동일한 수직 단면도를 나타내게 된다.
이어서, 기판의 상부에서 본 평면도인 도 12a를 참조하면, 상기 비트 라인 보호막(120)과 상기 포토 레지스트 패턴(126)을 이용하여, 상기 반도체 기판(110)이 오픈되도록 상기 제 3 절연층(124), 상기 식각 제 2 절연층(122a) 및 제 1 절연층(116)을 이방성 식각하고, 상기 포토 레지스트 패턴(126)을 제거하여 스토리지 콘택 홀(128)을 형성한다. 도 12b는 도 12a의 C-C'의 수직 단면도로, 상기 포토 레지스트 패턴(126)을 이용한 이방성 식각시, 상기 포토 레지스트 패턴(126) 하부에 있는 상기 제 3 절연층(124) 및 상기 식각 제 2 절연층(122a)는 그대로 남아 있게 된다. 도 12c는 도 12a의 D-D'의 수직 단면도로, 상기 스토리지 콘택 홀(128)은 상기 비트 라인 보호막(120) 사이에 형성되어 있다.
이 때, 상기 비트 라인 보호막(120)은 상기 식각 제 2 절연층(122a)과 에치 선택비가 높아, 거의 식각되지 않게 되어, 상기 비트 라인(118)과 향후 형성될 스토리지 전극을 절연하는 역할을 하게 된다.
기판의 상부에서 본 평면도인 도 13a를 참조하면, 상기 스토리지 콘택 홀(128)에 도전성 물질로 채운 후, 화학기계적 연마(Chemical Mechanical Polishing, 이하 "CMP")로 상기 비트 라인 보호막(120)이 노출될 때까지 전면 평탄화하여 도전 플러그(130)를 형성한다. 이 때, 상기 제 3 절연층(124)는 상기 비트 라인 보호막(120)과 동일한 높이로 평탄화되어, 평탄화된 제 3 절연층(124a)으로 된다. 도 13b는 도 13a의 E-E' 면의 수직 단면도로, 평탄화된 제 3 절연층(124a)은 상기 비트 라인 보호막(120) 사이에 존재한다. 도 13c는 도 13a의 F-F'면의 수직 단면도로, 상기 도전 플러그(130)는 상기 비트 라인 보호막(120) 사이에 형성되어 있다. 따라서, 상기 도전 플러그(130) 상부 영역의 두면은 상기 비트 라인 보호막(120)에 의해, 다른 두면은 상기 평탄 제 3 절연층(124a)에 의해 둘러 싸이게 된다.
상기 도전 플러그(130) 물질은 질화 티타늄(TiN), 텅스텐(W), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 질화 몰리브텐(MoN), 질화 지르코늄(ZrN), 질화 하프뮴(HfN), 질화 지르코늄실리콘(ZrSiN), 질화 하프뮴실리콘(HfSiN), 질화 티타늄실리콘(TiSiN), 질화 탄탈륨실리콘(TaSiN), 질화 티타늄알루미늄(TiAlN) 및 질화 탄탈륨알루미늄(TaAlN) 중 어느 하나로 형성하며, 바람직하게는 질화 티타늄(TiN) 또는 텅스텐(W)을 사용한다. 또한 상기 도전 플러그(130) 하부 영역에 폴리실리콘을 사용할 수도 있다.
기판의 상부에서 본 평면도인 도 14a를 참조하면, 상기 도전 플러그(130)가 형성된 기판 전면에 제 4 절연층(132) 및 희생 절연막(134)을 형성한다. 도 14b는 도 14a의 G-G'면의 수직 단면도로, 상기 제 4 절연층(132) 및 상기 희생 절연막(134)이 상부에 형성되어 있다. 도 14c는 도 14a의 H-H'면의 수직 단면도로, 상기 제 4 절연층(132) 및 상기 희생 절연막(134)이 기판 상부에 형성되어 있다. 이 때, 상기 제 4 절연층(132)은 SiO2, Si3N4, Ta2O5, Al2O3 또는 이들의 조합으로 형성하며, 1000Å 내지 20000Å 두께를 가진다.
기판의 상부에서 본 평면도인 도 15a를 참조하면, 우선, 상기 도전 플러그(130)의 상부 영역이 오픈되도록 상기 제 4 절연층(132) 및 상기 희생 절연 막(134)을 선택적으로 식각한다. 계속해서, 오픈된 상기 도전 플러그(130) 상부에 백금족 금속을 증착하고, 상기 희생 절연막(134)을 습식 식각하여 스토리지 전극(136)을 형성한다. 도 15b는 도 15a의 I-I'면의 수직 단면도로, 상기 제 4 절연층(132)이 기판 상부에 형성되어 있다. 도 15c는 도 15a의 J-J'면의 수직 단면도로, 상기 스토리지 전극(136)은 상기 도전 플러그(130) 상부에 형성되어 있다.
상기 백금족 금속으로는 백금(Pt), 루테늄(Ru), 이리듐(Ir) 또는 그 조합으로 사용할 수 있다. 또한 상기 백금족 금속에 백금족 산화물을 포함하여 사용할 수 있다. 이때 상기 백금족 산화물로는 이리듐 산화물(IrOx), 루테늄 산화물(RuOx)을 사용할 수 있다.
상기 스토리지 전극(136) 하부 측면은 상기 제 4 절연층(132)에 의해 지지되고, 상기 스토리지 전극(136) 바닥면의 가장자리 영역은 SiO2에 비해 접착력이 좋은 상기 제 3 절연층(124a)과 접촉하여 안정적인 스토리지 전극을 형성하게 된다.
또한 상기 스토리지 전극(136)과 상기 비트 라인(118)과 미스 얼라인이 발생하여도 상기 제 4 절연층(132)이 오픈된 영역에만 상기 스토리지 전극(136)이 형성되므로 상기 스토리지 전극(136) 후속 공정인 유전막과 상기 스토리지 플러그(130)가 단락되지 않게 된다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 이에 한정되지 않으며, 본 발명이 속하는 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
이상에서 자세히 설명한 바와 같이, 본 발명은 스토리지 전극으로 사용되는 백금족 금속 하부에 접착력이 강한 절연층을 사용하여 습식 식각시 하부 층간 절연층을 보호하고, 안정된 구조의 반도체 소자의 스토리지 전극을 형성할 수 있다.

Claims (7)

  1. 제 1 절연층이 형성되어 있는 반도체 기판 상에 비트 라인 보호막이 캐핑된 비트 라인을 형성하는 단계;
    상기 제 1 절연층 상에 비트 라인 보호막보다 낮게 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층, 제 2 절연층 및 상기 제 1 절연층을 선택적으로 식각하여 스토리지 콘택 홀을 형성하는 단계;
    상기 스토리지 콘택 홀 내부에 도전성 물질을 채워 도전 플러그를 형성하는 단계;
    상기 도전 플러그가 형성된 상기 반도체 기판 전면에 제 4 절연층을 형성하는 단계; 및
    상기 도전 플러그 상부 영역에 제 4 절연층을 선택적으로 식각하고, 식각된 영역 상부에 백금족 금속을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 스토리지 전극 형성 방법.
  2. 제 1항에 있어서,
    상기 제 3 절연층은 탄탈륨 산화막(Ta2O5)으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지 전극 형성 방법.
  3. 제 2항에 있어서,
    상기 제 3 절연층의 두께는 50Å 내지 500Å으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지 전극 형성 방법.
  4. 제 1항에 있어서,
    상기 제 4 절연층은 SiO2, Si3N4, Ta2O5, Al2 O3 또는 그 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지 전극 형성 방법.
  5. 제 4항에 있어서,
    상기 제 4 절연층은 두께는 1000Å 내지 20000Å으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지 전극 형성 방법.
  6. 제 1항에 있어서,
    상기 백금족 금속은 백금(Pt), 루테늄(Ru) 또는 그 조합으로 이루어진 것을 특징으로 하는 반도체 소자의 스토리지 전극 형성 방법.
  7. 제 1항에 있어서,
    상기 도전 플러그를 형성하는 단계에서 상기 제3 절연층을 상기 비트 라인 보호막과 같은 높이로 조절하는 것을 특징으로 하는 반도체 소자의 스토리지 전극 형성 방법.
KR1020010006984A 2001-02-13 2001-02-13 반도체 소자의 스토리지 전극 형성방법 KR100660830B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010006984A KR100660830B1 (ko) 2001-02-13 2001-02-13 반도체 소자의 스토리지 전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010006984A KR100660830B1 (ko) 2001-02-13 2001-02-13 반도체 소자의 스토리지 전극 형성방법

Publications (2)

Publication Number Publication Date
KR20020066669A KR20020066669A (ko) 2002-08-21
KR100660830B1 true KR100660830B1 (ko) 2006-12-26

Family

ID=27694180

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010006984A KR100660830B1 (ko) 2001-02-13 2001-02-13 반도체 소자의 스토리지 전극 형성방법

Country Status (1)

Country Link
KR (1) KR100660830B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3804803B2 (ja) * 2004-02-12 2006-08-02 沖電気工業株式会社 電子部品搭載用基板及び半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990017321A (ko) * 1997-08-22 1999-03-15 윤종용 반도체 메모리 소자의 커패시터 제조방법
KR100281906B1 (ko) * 1999-03-08 2001-02-15 윤종용 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터
KR20020043914A (ko) * 2000-12-04 2002-06-12 박종섭 강유전체 캐패시터 및 그의 제조 방법
KR100609535B1 (ko) * 2000-06-30 2006-08-04 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990017321A (ko) * 1997-08-22 1999-03-15 윤종용 반도체 메모리 소자의 커패시터 제조방법
KR100281906B1 (ko) * 1999-03-08 2001-02-15 윤종용 반도체소자의 커패시터 제조방법 및 그에 의해 제조된 커패시터
KR100609535B1 (ko) * 2000-06-30 2006-08-04 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR20020043914A (ko) * 2000-12-04 2002-06-12 박종섭 강유전체 캐패시터 및 그의 제조 방법

Also Published As

Publication number Publication date
KR20020066669A (ko) 2002-08-21

Similar Documents

Publication Publication Date Title
US6737694B2 (en) Ferroelectric memory device and method of forming the same
US6699725B2 (en) Methods of fabricating ferroelectric memory devices having a ferroelectric planarization layer
US6831323B2 (en) Semiconductor device and method for fabricating the same
JP2000124426A (ja) 半導体装置のキャパシタ及びその製造方法
US6730955B2 (en) Semiconductor memory and process for fabricating the same
KR100273689B1 (ko) 반도체메모리장치및그제조방법
US6602756B2 (en) Semiconductor device and its manufacture
KR100413606B1 (ko) 캐패시터의 제조 방법
JP2001308288A (ja) 半導体装置の製造方法および半導体装置
JP4771589B2 (ja) 半導体素子のキャパシタ製造方法
KR100660830B1 (ko) 반도체 소자의 스토리지 전극 형성방법
US7361598B2 (en) Method for fabricating semiconductor device capable of preventing scratch
JP4375561B2 (ja) 半導体記憶装置及びその製造方法
JP2006066514A (ja) 強誘電体メモリ及びその製造方法
US20090072349A1 (en) Semiconductor device and method of manufacturing the same
KR20020078307A (ko) 반도체 소자의 커패시터 제조 방법
KR100604659B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100393965B1 (ko) 반도체 소자의 캐패시터 및 그의 제조 방법
KR100866709B1 (ko) 반도체소자의 캐패시터 형성방법
KR20010037840A (ko) 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법
KR100846384B1 (ko) 반도체 장치의 제조방법
KR100334529B1 (ko) 반도체소자의캐패시터형성방법
KR100722986B1 (ko) 캐패시터의 제조 방법
KR100598985B1 (ko) 반도체 장치의 커패시터 제조방법
KR20030058668A (ko) 반도체소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091214

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee