KR20130106151A - 고종횡비 캐패시터 제조 방법 - Google Patents

고종횡비 캐패시터 제조 방법 Download PDF

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KR20130106151A
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이기정
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이승미
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박경웅
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Abstract

본 기술은 낫오픈 및 경사진 프로파일의 형성을 방지하면서 리닝을 방지할 수 있는 고종횡비의 캐패시터 제조 방법을 제공하고, 본 기술에 따른 캐패시터 제조 방법은 반도체기판 상에 도펀트가 도핑된 제1실리콘막을 형성하는 단계; 상기 제1실리콘막 상에 도펀트가 비도핑된 제2실리콘막을 형성하는 단계; 상기 제2실리콘막과 제1실리콘막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부 내에 스토리지노드를 형성하는 단계; 및 상기 제1실리콘막과 제2실리콘막을 제거하는 단계를 포함하며, 본 기술은 도핑된 실리콘막을 포함하는 몰드실리콘막을 적용하므로써 오픈부 형성시 수직프로파일을 얻을 수 있고, 도핑된 도펀트에 의해 식각속도가 개선되므로 오픈부의 낫오픈을 방지할 수 있다.

Description

고종횡비 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR WITH HIGH ASPECT RATIO}
본 발명은 반도체장치에 관한 것으로, 보다 구체적으로는 캐패시터 제조 방법에 관한 것이다.
최근 반도체장치의 집적도가 급격히 높아짐에 따라 기술의 난이도 역시 함께 증가하고 있다. DRAM의 경우, 디자인룰 감소(Design shrinkage)에 따라 고종횡비의 스토리지노드(High Aspect Ratio Storage Node) 공정이 필연적이다.
스토리지노드 공정은 몰드막(Mold layer)을 식각하여 홀 형태(Hole type)의 오픈부(Opening)를 형성하고, 오픈부 내에 스토리지노드를 형성하는 공정이다. 이때, 스토리지노드의 높이 증가에 따른 정전용량(Capacitance) 증대를 위해 몰드막의 높이를 증가시키고 있다. 몰드막은 일반적으로 산화막(Oxide)을 이용하고 있으며, 이를 '몰드산화막(Mold oxide)'이라 약칭한다. 스토리지노드 형성 이후에 습식 딥아웃(Wet Dip-out) 공정을 통해 몰드막을 제거하고 있다.
도 1은 종래기술에 따른 캐패시터 제조 방법을 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11) 상에 층간절연막(12)을 형성한 후, 스토리지노드콘택플러그(13)를 형성한다. 이어서, 층간절연막(12) 상에 식각정지막(14)과 몰드산화막(15)을 형성한다. 이어서, 몰드산화막(15)과 식각정지막(14)을 순차적으로 식각하여 오픈부(16)를 형성한다.
정전용량 확보를 위해 스토리지노드의 종횡비(Aspect ratio; AR)가 70 이상이 되고 있다. 이를 고종횡비(High aspect ratio; HAR)라 한다.
도 1의 종래기술은 정전용량 확보를 위해 스토리지노드의 높이를 증가시킬수록, 오픈부(16)의 깊이도 증가하게 된다. 따라서, 고종횡비의 오픈부(16)는 식각프로파일(Etch Profile)이 경사지거나(Slope, 도면부호 '17' 참조) 및 오픈부가 오픈되지 않는 낫오픈(Not open, 도면부호 '18' 참조)이 발생한다. 식각프로파일이 경사지면 스토리지노드의 구조적 안정성이 취약하여 후속 딥아웃 공정시 스토리지노드가 쓰러지는 리닝 현상이 발생한다.
본 발명의 실시예들은 낫오픈 및 경사진 프로파일의 형성을 방지하면서 리닝을 방지할 수 있는 고종횡비의 캐패시터 제조 방법을 제공한다.
본 발명의 실시예에 따른 캐패시터 제조 방법은 반도체기판 상에 도펀트가 도핑된 제1실리콘막을 형성하는 단계; 상기 제1실리콘막 상에 도펀트가 비도핑된 제2실리콘막을 형성하는 단계; 상기 제2실리콘막과 제1실리콘막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부 내에 스토리지노드를 형성하는 단계; 및 상기 제1실리콘막과 제2실리콘막을 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 캐패시터 제조 방법은 반도체기판 상에 제1도핑농도를 갖는 제1실리콘막을 형성하는 단계; 상기 제1실리콘막 상에 제2도핑농도를 갖는 제2실리콘막을 형성하는 단계; 상기 제2실리콘막 및 제1실리콘막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부 내에 스토리지노드를 형성하는 단계; 및 상기 제1실리콘막 및 제2실리콘막을 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 캐패시터 제조 방법은 반도체기판 상에 제1도펀트가 도핑된 제1실리콘막을 형성하는 단계; 상기 제1실리콘막 상에 제2도펀트가 도핑된 제2실리콘막을 형성하는 단계; 상기 제2실리콘막 및 제1실리콘막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부 내에 스토리지노드를 형성하는 단계; 및 상기 제1실리콘막 및 제2실리콘막을 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 캐패시터 제조 방법은 스토리지노드콘택플러그가 형성된 반도체기판 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 도펀트가 도핑된 제1실리콘막을 형성하는 단계; 상기 제1실리콘막 상에 도펀트가 비도핑된 제2실리콘막을 형성하는 단계; 상기 제2실리콘막과 제1실리콘막을 식각하여 오픈부를 형성하는 단계; 상기 제1실리콘막과 제2실리콘막을 산화시켜 상기 오픈부의 측벽에 실리콘산화막을 형성하는 단계; 상기 실리콘산화막을 제거하여 상기 오픈부를 확장시키는 단계; 상기 확장된 오픈부 아래의 식각정지막을 식각하는 단계; 상기 확장된 오픈부 내에 스토리지노드를 형성하는 단계; 및 상기 제1실리콘막과 제2실리콘막을 제거하는 단계를 포함할 수 있다.
본 기술은 도핑된 실리콘막을 포함하는 몰드실리콘막을 적용하므로써 오픈부 형성시 수직프로파일을 얻을 수 있고, 도핑된 도펀트에 의해 식각속도가 개선되므로 오픈부의 낫오픈을 방지할 수 있다.
결국, 도핑된 실리콘막을 포함하는 몰드실리콘막을 적용하므로써 캐패시터의 면적을 더욱 증가시킬 수 있어 높은 정전용량을 얻을 수 있다.
또한, 본 기술은 스토리지노드의 하부면적 증가에 의한 구조적 안정화로 리닝 현상을 억제할 수 있어 신뢰성이 높은 캐패시터를 제조할 수 있다.
도 1은 종래기술에 따른 캐패시터 제조 방법을 도시한 도면이다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 캐패시터 제조 방법을 도시한 도면이다.
도 2f는 제1실시예의 변형예에 따른 캐패시터를 도시한 도면이다.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 캐패시터 제조 방법을 도시한 도면이다.
도 3h는 제2실시예의 변형예에 따른 캐패시터를 도시한 도면이다.
도 4는 본 발명의 제3실시예에 따른 몰드실리콘막을 도시한 도면이다.
도 5는 본 발명의 제4실시예에 따른 몰드실리콘막을 도시한 도면이다.
도 6a 및 도 6b는 언도프드 실리콘막을 단독으로 형성한 비교예이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예들에서는 몰드실리콘막 형성시 적어도 도펀트가 도핑된 실리콘막을 적용하므로써 오픈부의 수직프로파일을 얻을뿐만 아니라 낫오픈을 방지할 수 있다. 도핑된 도펀트에 의해 몰드실리콘막은 식각율의 차이를 갖는다. 또한, 도핑된 도펀트에 의해 실리콘막은 산화율의 차이를 갖는다. 그리고, 서로 다른 도펀트는 식각율의 차이를 갖는다. 도프드 실리콘막은 언도프드 실리콘막 대비 높은 산화율 및 빠른 식각율을 가지고 있다. 예를 들어, 도프드 실리콘막은 언도프드 실리콘막 대비 2~10배 빠른 산화율(oxidation rate)을 보인다. 이러한 현상은 도펀트(Dopant) 농도가 증가하면 실리콘막과 실리콘산화막 계면에 공공(Vacancy)이 증가하여 반응사이트(Reaction site)를 많이 만들어 내기 때문이다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 캐패시터 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 트랜지스터, 워드라인, 비트라인 등의 구조물이 형성된 반도체기판(21) 상에 층간절연막(22)을 형성한다. 이때, 층간절연막(22)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 반도체기판(21)은 실리콘함유 재료를 포함할 수 있고, 반도체기판(21) 상에는 랜딩플러그 등이 형성될 수 있다.
층간절연막(22)을 관통하는 복수의 스토리지노드콘택플러그(23)를 형성한다. 스토리지노드콘택플러그(23)는 폴리실리콘막으로 형성하거나 금속막으로 형성할 수 있다. 금속막은 텅스텐(W), 티타늄(Ti), 티타늄질화막(TiN)을 포함할 수 있다. 또한, 스토리지노드콘택플러그(23)는 폴리실리콘막, 배리어막 및 금속막의 순서로 적층하여 형성할 수도 있다.
스토리지노드콘택플러그(23)가 형성된 층간절연막(22) 상에 식각정지막(24)을 형성한다. 일례로, 식각정지막(24)은 실리콘질화막 등의 질화막으로 형성할 수 있다.
식각정지막(24) 상에 몰드실리콘막을 형성한다. 몰드실리콘막은 비정질실리콘막(Amorphous Silicon) 또는 폴리실리콘막(Poly-silicon)을 포함할 수 있다. 폴리실리콘막은 비정질실리콘막을 결정화시켜 형성할 수 있다.
몰드실리콘막은 제1실리콘막(25)과 제2실리콘막(26)을 적층하여 형성할 수 있다. 제1실리콘막(25)과 제2실리콘막(26) 중 어느 하나는 도핑(Doped)되고, 다른 하나는 비도핑(Undoped)될 수 있다. 예를 들어, 제1실리콘막(25)은 도핑되고, 제2실리콘막(26)은 비도핑될 수 있다. 따라서, 제1실리콘막(25)은 도프드 실리콘막(Doped Si)이고, 제2실리콘막(26)은 언도프드 실리콘막(Undoped Si)이다. 제1실리콘막(25)에 도핑되는 도펀트는 보론(Boron) 또는 인(Phosphorous)을 포함할 수 있다. 도펀트의 도핑농도는 1×1018∼1×1022atoms/cm3에서 선택하여 사용할 수 있다. 제1실리콘막(25)은 과도핑(Heavily Doped)될 수 있다. 이러한 도핑농도는 과도핑(Heavily doping)이라 할 수 있다.
제1실리콘막(25)과 제2실리콘막(26)의 각 두께는 1k∼10kÅ 로 할 수 있고, 제1실리콘막(25)과 제2실리콘막(26)을 합한 두께는 최대 20kÅ이 될 수 있다. 높이는 스토리지노드의 높이에 따라 다르게 설정될 수 있다.
제1실리콘막(25)과 제2실리콘막(26)은 화학기상증착법(CVD)을 이용하여 증착할 수 있고, 증착장비는 퍼니스형(Furnace type) 또는 챔버형(chamber type)을 사용할 수 있다.
제1실리콘막(25)과 제2실리콘막(26)은 한 번의 증착공정으로 형성하거나, 각각 나누어 형성할 수 있다. 제1실리콘막(25)에 도핑된 도펀트는 제1실리콘막(25) 증착시 인시튜(insitu)로 도핑할 수 있다. 예를 들어, Si2H6 또는 SiH4를 이용하여 제1실리콘막(25) 증착시 PH3를 흘려주면서 증착한다.
제1실리콘막(25)과 제2실리콘막(26)이 비정질실리콘막인 경우, 증착후에 열처리가 수행될 수 있다. 열처리에 의해 제1실리콘막(25)과 제2실리콘막(26)은 결정화될 수 있다. 따라서, 제1실리콘막(25)과 제2실리콘막(26)은 폴리실리콘막이 될 수 있다. 열처리는 필요에 따라 생략할 수도 있다.
도 2b에 도시된 바와 같이, 몰드실리콘막 상에 하드마스크패턴(도시 생략)을 형성한다. 하드마스크패턴을 식각장벽으로 식각정지막(24)이 노출될때까지 제2실리콘막(26)과 제1실리콘막(25)을 식각하여 오픈부(Opening, 27)를 형성한다. 오픈부(27)는 스토리지노드가 형성될 구조물로서, 홀 형태일 수 있다. 오픈부(27)를 형성하기 위한 식각공정은 건식 식각 방식을 사용하여 진행할 수 있다. 예를 들어, 오픈부(27)를 형성하기 위한 식각공정은 브롬화수소가스(HBr)와 염소가스(Cl2)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 오픈부(27)를 형성하기 위한 식각 공정은 화학적건식식각(Chemical Dry Etch)을 적용할 수도 있다. 제2실리콘막(26)과 제1실리콘막(25)을 식각할 때, 제1실리콘막(25)에 도핑된 도펀트에 의해 식각속도가 빠르게 된다. 이로써, 오픈부(27)의 측벽이 수직프로파일을 갖게 되고, 낫오픈이 방지된다. 제1실리콘막(25)에 도핑된 도펀트의 도핑농도가 클수록 식각속도가 더욱 빠르게 되므로, 도펀트의 도핑농도는 최적화된 값이 선택될 수 있다.
위와 같은 일련의 식각 공정에 의해 형성되는 오픈부(27)는 제1실리콘막패턴(25A)과 제2실리콘막패턴(26A)의 적층구조물에 형성된다. 아울러, 오픈부(27)는 수직프로파일(Vertical profile)을 갖는다. 제1실리콘막패턴(25A) 및 제2실리콘막패턴(26A)의 식각프로파일은 모두 수직프로파일(V)을 갖는다. 한편, 제1실리콘막(25)과 제2실리콘막(26)이 모두 비도핑인 경우, 건식식각의 특성으로 인해 경사진 프로파일(Sloped profile)이 형성된다. 특히, 종횡비가 더욱더 증가할수록 경사진 프로파일이 형성될 수 있다. 제1실시예는 도핑된 제1실리콘막(25)을 적용하므로써 경사진 프로파일을 억제하여 수직프로파일을 얻을 수 있다.
도 2c에 도시된 바와 같이, 오픈부(27) 아래의 식각정지막(24)을 식각하여 스토리지노드콘택플러그(23)를 노출시킨다.
다음으로, 오픈부(27) 내부에 스토리지노드(28)를 형성한다. 스토리지노드(28)는 실린더형, 필라형 등의 3차원 구조를 포함할 수 있다. 이하, 실시예에서는 실린더형의 스토리지노드(28)가 형성된다. 스토리지노드(28)는 스토리지노드분리 공정을 통해 형성할 수 있다. 스토리지노드 분리 공정은, 오픈부를 포함한 전면에 도전막을 증착한 후, CMP(Chemical Mechanical Polishing) 등을 이용하여 평탄화할 수 있다. 이에 따라, 오픈부(27) 내부에만 도전막이 잔류하며, 잔류하는 도전막은 실린더형태의 스토리지노드(28)가 된다. 스토리지노드(28)는 티타늄질화막(TiN), 텅스텐막(W), 귀금속(Noble metal) 등의 금속막을 포함할 수 있다.
도 2d에 도시된 바와 같이, 제1실리콘막패턴(25A)과 제2실리콘막패턴(26A)을 제거한다. 제1실리콘막패턴(25A)과 제2실리콘막패턴(26A)은 건식식각 또는 습식식각을 통해 제거할 수 있다. 건식식각으로 제1실리콘막패턴(25A)과 제2실리콘막패턴(26A)을 제거하는 경우에는 브롬화수소(HBr) 및 염소가스(Cl2)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 습식식각으로 제거하는 경우에는 질산용액(HNO3)을 사용하여 실시할 수 있다.
도 2e에 도시된 바와 같이, 스토리지노드(28) 상에 유전막(29) 및 플레이트노드(30)를 형성한다. 일반적으로, 스토리지노드(28)는 하부전극이라 일컬을 수 있고, 플레이트노드(30)는 상부전극이라 일컫는다.
도 2f는 제1실시예의 변형예에 따른 캐패시터를 도시한 도면으로서, 스토리지노드(28A)가 필라 형태를 갖는다.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 캐패시터 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 트랜지스터, 워드라인, 비트라인 등의 구조물이 형성된 반도체기판(31) 상에 층간절연막(32)을 형성한다. 이때, 층간절연막(32)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 반도체기판(31)은 실리콘함유 재료를 포함할 수 있고, 반도체기판(31) 상에는 랜딩플러그 등이 형성될 수 있다.
층간절연막(32)을 관통하는 복수의 스토리지노드콘택플러그(33)를 형성한다. 스토리지노드콘택플러그(33)는 폴리실리콘막으로 형성하거나 금속막으로 형성할 수 있다. 금속막은 텅스텐(W), 티타늄(Ti), 티타늄질화막(TiN)을 포함할 수 있다. 또한, 스토리지노드콘택플러그(33)는 폴리실리콘막, 배리어막 및 금속막의 순서로 적층하여 형성할 수도 있다.
스토리지노드콘택플러그(33)가 형성된 층간절연막(32) 상에 식각정지막(34)을 형성한다. 일례로, 식각정지막(34)은 실리콘질화막 등의 질화막으로 형성할 수 있다.
식각정지막(34) 상에 몰드실리콘막을 형성한다. 몰드실리콘막은 비정질실리콘막(Amorphous Silicon) 또는 폴리실리콘막(Poly-silicon)을 포함할 수 있다. 폴리실리콘막은 비정질실리콘막을 형성한 후 어닐을 실시하여 결정화시켜 형성할 수 있다. 어닐은 퍼니스 및 급속어닐을 적용할 수 있고, 500∼800℃의 범위에서 실시할 수 있다.
몰드실리콘막은 제1실리콘막(35)과 제2실리콘막(36)을 적층하여 형성할 수 있다. 제1실리콘막(35)과 제2실리콘막(36) 중 어느 하나는 도핑(Doped)되고, 다른 하나는 비도핑(Undoped)될 수 있다. 예를 들어, 제1실리콘막(35)은 도핑되고, 제2실리콘막(36)은 비도핑될 수 있다. 따라서, 제1실리콘막(35)은 도프드 실리콘막(Doped Si)이고, 제2실리콘막(36)은 언도프드 실리콘막(Undoped Si)이다. 제1실리콘막(35)에 도핑되는 도펀트는 보론(Boron) 또는 인(Phosphorous)을 포함할 수 있다. 특히, 인이 도핑되는 경우 제1실리콘막(35)의 산화율이 더 증가한다. 도펀트의 도핑농도는 1×1018∼1×1022atoms/cm3에서 선택하여 사용할 수 있다. 제1실리콘막(35)은 과도핑(Heavily Doped)될 수 있다. 이러한 도핑농도는 과도핑(Heavily doping)이라 할 수 있다.
제1실리콘막(35)과 제2실리콘막(36)의 각 두께는 1k∼10kÅ 로 할 수 있고, 제1실리콘막(35)과 제2실리콘막(36)을 합한 두께는 최대 20kÅ이 될 수 있다. 높이는 스토리지노드의 높이에 따라 다르게 설정될 수 있다.
제1실리콘막(35)과 제2실리콘막(36)은 화학기상증착법(CVD)을 이용하여 증착할 수 있고, 증착장비는 퍼니스형(Furnace type) 또는 챔버형(chamber type)을 사용할 수 있다.
제1실리콘막(35)과 제2실리콘막(36)은 한 번의 증착공정으로 형성하거나, 각각 나누어 형성할 수 있다. 제1실리콘막(35)에 도핑된 도펀트는 제1실리콘막(35) 증착시 인시튜(insitu)로 도핑할 수 있다. 예를 들어, Si2H6 또는 SiH4를 이용하여 제1실리콘막(35) 증착시 PH3를 흘려주면서 증착한다.
제1실리콘막(35)과 제2실리콘막(36)이 비정질실리콘막인 경우, 증착후에 열처리가 수행될 수 있다. 열처리에 의해 제1실리콘막(35)과 제2실리콘막(36)은 결정화될 수 있다. 따라서, 제1실리콘막(35)과 제2실리콘막(36)은 폴리실리콘막이 될 수 있다. 열처리는 필요에 따라 생략할 수도 있다.
도 3b에 도시된 바와 같이, 몰드실리콘막 상에 하드마스크패턴(도시 생략)을 형성한다. 하드마스크패턴을 식각장벽으로 식각정지막(34)이 노출될때까지 제2실리콘막(36)과 제1실리콘막(35)을 식각하여 오픈부(Opening, 37)를 형성한다. 오픈부(37)는 스토리지노드가 형성될 구조물로서, 홀 형태일 수 있다. 오픈부(37)를 형성하기 위한 식각공정은 건식 식각 방식을 사용하여 진행할 수 있다. 예를 들어, 오픈부(37)를 형성하기 위한 식각공정은 브롬화수소가스(HBr)와 염소가스(Cl2)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 오픈부(37)를 형성하기 위한 식각 공정은 화학적건식식각(Chemical Dry Etch)을 적용할 수도 있다. 제2실리콘막(36)과 제1실리콘막(35)을 식각할 때, 제1실리콘막(35)에 도핑된 도펀트에 의해 식각속도가 빠르게 된다. 이로써, 오픈부(37)의 측벽이 수직프로파일을 갖게 되고, 낫오픈이 방지된다. 제1실리콘막(35)에 도핑된 도펀트의 도핑농도가 클수록 식각속도가 더욱 빠르게 되므로, 도펀트의 도핑농도는 최적화된 값이 선택될 수 있다.
위와 같은 일련의 식각 공정에 의해 형성되는 오픈부(37)는 제1실리콘막패턴(35A)과 제2실리콘막패턴(36A)의 적층구조물에 형성된다. 아울러, 오픈부(37)는 수직프로파일(Vertical profile)을 갖는다. 제1실리콘막패턴(35A) 및 제2실리콘막패턴(36A)의 식각프로파일은 모두 수직프로파일(V)을 갖는다. 한편, 제1실리콘막(35)과 제2실리콘막(36)이 모두 비도핑인 경우, 건식식각의 특성으로 인해 경사진 프로파일(Sloped profile)이 형성된다. 특히, 종횡비가 더욱더 증가할수록 경사진 프로파일이 형성될 수 있다. 제2실시예는 도핑된 제1실리콘막(35)을 적용하므로써 경사진 프로파일을 억제하여 수직프로파일을 얻을 수 있다.
도 3c에 도시된 바와 같이, 오픈부(37)가 형성된 제1실리콘막패턴(35A)과 제2실리콘막패턴(36A)에 대해 표면처리를 실시한다. 이때, 표면처리를 진행하는 동안 오픈부(37) 아래 식각정지막(34)으로 인해 스토리지노드콘택플러그(33)가 손상되는 것을 방지할 수 있다.
표면처리는 산화 공정을 포함할 수 있다. 산화 공정은 플라즈마산화(Plasma oxidation), 열산화(thermal oxidation), ISSG(In-Situ Steam Generation), WVG(Water Vapor Generation) 및 라디칼산화(Radical Oxidation) 중에서 선택하여 실시할 수 있다.
표면처리에 의해 제1실리콘막패턴(35A)과 제2실리콘막패턴(36A)의 표면에 희생막인 실리콘산화막(38A, 38B)이 형성된다. 실리콘산화막(38A, 38B)은 제1실리콘막패턴(35A)과 제2실리콘막패턴(36A)의 표면에서 서로 다른 산화율을 갖고 형성된다. 예를 들어, 제1실리콘막패턴(35A)의 표면에서 산화속도가 제2실리콘막패턴(36A)의 표면보다 더 빠르다. 따라서, 제1실리콘막패턴(35A) 표면에 형성되는 실리콘산화막(38B)의 두께(d2)가 제2실리콘막패턴(36A)의 표면에 형성되는 실리콘산화막(38A)의 두께(d1)보다 더 두껍다. 실리콘산화막(38A, 38B)은 10∼100Å의 두께로 형성될 수 있다.
실리콘산화막(38A, 38B)을 형성하면 제1실리콘막패턴 및 제2실리콘막패턴은 각각 도면부호 35B, 36B와 같이 잔류한다.
도 3d에 도시된 바와 같이, 실리콘산화막(38A, 38B)을 선택적으로 제거한다. 이에 따라, 오픈부(37)의 면적이 확장된다. 특히, 오픈부(37)의 하부 면적이 넓어진다. 실리콘산화막(38A, 38B)은 건식식각 또는 습식식각을 통해 제거할 수 있다. 습식식각은 불산계 케미컬을 사용하며, 건식식각은 불소계 가스를 사용한다.
위와 같이, 실리콘산화막(38A, 38B)을 제거하면 확장된 오픈부(37A)는 상부와 하부에서 임계치수가 다르게 형성된다. 예를 들어, 오픈부(37A)의 상부 임계치수(CD1)는 하부 임계치수(CD2)보다 더 작게 된다.
도 3e에 도시된 바와 같이, 오픈부(37A) 아래의 식각정지막(34)을 식각하여 스토리지노드콘택플러그(33)를 노출시킨다.
다음으로, 오픈부(37A) 내부에 스토리지노드(39)를 형성한다. 스토리지노드(39)는 실린더형, 필라형 등의 3차원 구조를 포함할 수 있다. 이하, 실시예에서는 실린더형의 스토리지노드(39)가 형성된다. 스토리지노드(39)는 스토리지노드분리 공정을 통해 형성할 수 있다. 스토리지노드 분리 공정은, 오픈부(37A)를 포함한 전면에 도전막을 증착한 후, CMP(Chemical Mechanical Polishing) 등을 이용하여 평탄화할 수 있다. 이에 따라, 오픈부(37A) 내부에만 도전막이 잔류하며, 잔류하는 도전막은 실린더형태의 스토리지노드(39)가 된다. 스토리지노드(39)는 티타늄질화막(TiN), 텅스텐막(W), 귀금속(Noble metal) 등의 금속막을 포함할 수 있다.
도 3f에 도시된 바와 같이, 제1실리콘막패턴(35B)과 제2실리콘막패턴(36B)을 제거한다. 제1실리콘막패턴(35B)과 제2실리콘막패턴(36B)은 건식식각 또는 습식식각을 통해 제거할 수 있다. 건식식각으로 제1실리콘막패턴(35B)과 제2실리콘막패턴(36B)을 제거하는 경우에는 브롬화수소(HBr) 및 염소가스(Cl2)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 습식식각으로 제거하는 경우에는 질산용액(HNO3)을 사용하여 실시할 수 있다.
도 3g에 도시된 바와 같이, 스토리지노드(39) 상에 유전막(40) 및 플레이트노드(41)를 형성한다. 일반적으로, 스토리지노드(39)는 하부전극이라 일컬을 수 있고, 플레이트노드(41)는 상부전극이라 일컫는다.
도 3h는 제2실시예의 변형예에 따른 캐패시터를 도시한 도면으로서, 스토리지노드(39A)가 필라 형태를 갖는다.
상술한 제1실시예 및 제2실시예에서는 몰드실리콘막이 도핑 실리콘막과 언도핑 실리콘막을 적층하여 형성하였으나, 다른 실시예들에서, 몰드실리콘막은 아래와 같이 형성할 수도 있다.
도 4는 본 발명의 제3실시예에 따른 몰드실리콘막을 도시한 도면으로서, 몰드실리콘막은 고도핑된 제1실리콘막(High doped Si, 51)과 저도핑된 제2실리콘막(Low doped Si, 52)을 적층하여 형성할 수도 있다.
제3실시예에 따르면, 몰드실리콘막은 제1실리콘막(51)과 제2실리콘막(52)을 적층하여 형성할 수 있다. 제1실리콘막(51)과 제2실리콘막(52)은 도핑농도가 서로 다른 실리콘막을 포함할 수 있다. 예를 들어, 제1실리콘막(51)은 고도핑(High doped Silicon)되고, 제2실리콘막(52)은 저도핑(Low doped Silicon)될 수 있다. 제1 및 제2실리콘막(35, 36)에 도핑되는 도펀트는 보론(Boron) 또는 인(Phosphorous)을 포함할 수 있다. 도펀트는 제1실리콘막(51)과 제2실리콘막(52) 증착시 인시튜 도핑될 수 있다. 제1실리콘막(51)에 도핑된 도펀트의 도핑농도는 1×1018∼1×1022atoms/cm3에서 선택하여 사용할 수 있다. 제1실리콘막(51)과 제2실리콘막(52)에 도핑되는 도펀트는 동일할 수 있다. 따라서, 제1실리콘막(51)과 제2실리콘막(52)은 동일한 도펀트가 도핑되되, 도핑농도가 다르다. 제2실리콘막(52)에 도핑된 도펀트는 1×1018atoms/cm3보다 작다. 도펀트가 인시튜 도핑됨에 따라 제1실리콘막(51)과 제2실리콘막(52)은 결정화온도가 다르게 된다. 예를 들어, 보론 및 인 등이 도핑되면 결정화온도가 낮아진다. 이로써, 결정화온도가 낮아지면 하부 구조물에 대한 어택이 감소하여 워페이지(Warpage)가 개선된다. 그리고, 고도핑된 제1실리콘막(51)은 저도핑된 제1실리콘막(52) 대비 식각률이 빠르다. 따라서, 식각률이 서로 다른 실리콘막을 적층하여 몰드실리콘막을 형성하므로써, 후속 오픈부 형성을 위한 식각 공정시 수직프로파일을 얻을 수 있다.
제1실리콘막(51)과 제2실리콘막(52)의 각 두께는 1k~10kÅ 로 할 수 있고, 제1실리콘막951)과 제2실리콘막(52)을 합한 두께는 최대 20kÅ이 될 수 있다. 높이는 스토리지노드의 높이에 따라 다르게 설정될 수 있다.
제1실리콘막(51)과 제2실리콘막(52)은 화학기상증착법(CVD)을 이용하여 증착할 수 있고, 증착장비는 퍼니스형(Furnace type) 또는 챔버형(chamber type)을 사용할 수 있다.
제1실리콘막(51)과 제2실리콘막(52)은 한 번의 증착공정으로 형성하거나, 각 실리콘막을 나누어 형성할 수 있다. 제1실리콘막(51)에 도핑된 도펀트는 제1실리콘막(51) 증착시 인시튜(insitu)로 도핑할 수 있다. 제2실리콘막(52)에 도핑된 도펀트는 제2실리콘막(52) 증착시 인시튜(insitu)로 도핑할 수 있다. 예를 들어, 제1 및 제2실리콘막(51, 52) 증착시 PH3를 흘려주면서 증착하며, 이로써 증착과 동시에 결정화된다. 전술한 바와 같이, 인시튜 도핑을 통해 결정화온도를 낮출 수 있다.
도 5는 본 발명의 제4실시예에 따른 몰드실리콘막을 도시한 도면으로서, 몰드실리콘막은 보론이 도핑된 제1실리콘막(Boron doped Si, 61)과 인이 도핑된 제2실리콘막(Ph doped Si, 62)을 적층하여 형성할 수도 있다.
보론 및 인은 제1실리콘막(61)과 제2실리콘막(62) 증착시 인시튜 도핑될 수 있다. 보론 및 인의 도핑농도는 동일할 수 있고, 예를 들어, 보론 및 인의 도핑농도는 1×1018∼1×1022atoms/cm3에서 선택하여 사용할 수 있다. 따라서, 제1실리콘막(61)과 제2실리콘(62)은 동일한 도핑농도를 갖되, 서로 다른 도펀트가 도핑된 몰드실리콘막이 된다. 제1실리콘막(61)과 제2실리콘막(62)은 도펀트가 인시튜 도핑됨에 따라 결정화온도가 낮아진다. 결정화온도가 낮아지면 하부 구조물에 대한 어택이 감소하여 워페이지(Warpage)가 개선된다. 그리고, 보론이 도핑된 제1실리콘막(61)은 인이 도핑된 제2실리콘막(62) 대비 건식 식각률이 빠르다. 따라서, 건식식각률이 서로 다른 실리콘막을 적층하여 몰드실리콘막을 형성하므로써, 후속 오픈부 형성을 위한 식각 공정시 수직프로파일을 얻을 수 있다.
제1실리콘막(61)과 제2실리콘막(62)의 각 두께는 1k~10kÅ 로 할 수 있고, 제1실리콘막과 제2실리콘막을 합한 두께는 최대 20kÅ이 될 수 있다. 높이는 스토리지노드의 높이에 따라 다르게 설정될 수 있다.
제1실리콘막(61)과 제2실리콘막(62)은 화학기상증착법(CVD)을 이용하여 증착할 수 있고, 증착장비는 퍼니스형(Furnace type) 또는 챔버형(chamber type)을 사용할 수 있다.
제1실리콘막(61)과 제2실리콘막(62)은 한 번의 증착공정으로 형성하거나, 각 실리콘막을 나누어 형성할 수 있다. 제1실리콘막(61)에 도핑된 보론은 제1실리콘막(61) 증착시 인시튜(insitu)로 도핑할 수 있다. 제2실리콘막(62)에 도핑된 인은 제2실리콘막(62) 증착시 인시튜(insitu)로 도핑할 수 있다. 인시튜 도핑을 통해 결정화온도를 낮출 수 있다.
다른 실시예들에서, 몰드실리콘막은 농도구배를 갖도록 형성할 수 있다. 예를 들어, 각 층마다 도핑농도가 다른 실리콘막을 적층하여 형성할 수 있다. 이때, 최하층의 도핑농도가 가장 크고 층이 증가할수록 도핑농도가 낮아져 최상층의 도핑농도가 가장 낮게 할 수 있다. 또한, 몰드실리콘막은 두께가 증가할수록 도핑농도가 감소하돌 하여 한층의 실리콘막으로 형성할 수 있다.
도 6a 및 도 6b는 언도프드 실리콘막을 단독으로 형성한 비교예로서, 몰드실리콘막이 언도프드 실리콘막을 단독으로 채택한 경우를 도시하고 있다.
도 6a 및 도 6b를 참조하면, 몰드실리콘막으로서 언도프드 실리콘막(71)을 단독으로 적용하면, 오픈부(75) 형성후 식각프로파일(74)이 수직에 근접하게 얻어지므로 종횡비가 70 이상인 고종횡비 식각 공정이 가능하다. 그러나, 언도프드 실리콘막(71)이 몰드산화막보다 식각프로파일에 있어서 유리하다고 하더라도, 몰드실리콘막의 높이가 2um 이상인 경우에는 90°에 가까운 수직프로파일을 얻기가 어렵다. 예를 들어, 초기 식각시 상부지역에서 수직방향 식각(72)이 진행됨과 동시에 수평방향 식각(73)도 동시에 진행되므로 경사진 프로파일이 형성된다. 식각이 계속 진행되더라도 경사진 프로파일이 그대로 반영되므로 오픈부(75)의 바닥 임계치수가 상부 임계치수보다 작아지는 문제가 발생한다. 오픈부(75)의 상부 임계치수가 작아지면 스토리지노드간 간격이 매우 좁아져 숏트가 발생할 수 있다. 몰드실리콘막으로서 도프드 실리콘막을 단독으로 적용하는 경우에도 경사진 프로파일이 발생된다.
이처럼 경사도가 90°이하가 되면 고종횡비를 얻을 수가 없어, 결국 오픈부(75)의 면적이 감소하게 되고, 정전용량이 낮아져 캐패시터 특성이 불량해진다. 만약, 오픈면적을 증가시키기 위해, 높이를 더욱 높이는 방법을 고려해볼 수 있으나, 경사도가 개선되는 것이 아니므로 오픈부 상부의 횡방향 손실에 의해 집적화에 상반되는 결과를 가져오게 된다.
본 발명의 실시예들에 기재된 바와 같이, 몰드실리콘막으로서 도프드 실리콘막과 언도프드 실리콘막을 적층하거나, 고도핑 실리콘막과 저도핑 실리콘막을 적층하거나, 또는 보론 도핑 실리콘막과 인 도핑 실리콘막을 적층하므로써, 오픈부의 수직프로파일을 얻을 수 있다. 식각률이 느린 실리콘막 식각시 경사진 프로파일이 발생될 수 있으나 식각률이 빠른 실리콘막을 식각할때 경사진 프로파일을 제거해주므로 오픈부가 수직프로파일을 갖게 된다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 반도체기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
25 : 제1실리콘막 26 : 제2실리콘막
27 : 오픈부

Claims (24)

  1. 반도체기판 상에 도펀트가 도핑된 제1실리콘막을 형성하는 단계;
    상기 제1실리콘막 상에 도펀트가 비도핑된 제2실리콘막을 형성하는 단계;
    상기 제2실리콘막과 제1실리콘막을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부 내에 스토리지노드를 형성하는 단계; 및
    상기 제1실리콘막과 제2실리콘막을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 제1실리콘막과 제2실리콘막은 비정질실리콘막 또는 폴리실리콘막으로 형성하는 캐패시터 제조 방법.
  3. 제1항에 있어서,
    상기 제1실리콘막에 도핑된 도펀트는 보론 또는 인을 포함하는 캐패시터 제조 방법.
  4. 제1항에 있어서,
    상기 제1실리콘막에 도핑된 도펀트의 도핑농도는 1×1018∼1×1022atoms/cm3를 포함하는 캐패시터 제조 방법.
  5. 제1항에 있어서,
    상기 도펀트가 도핑된 제1실리콘막을 형성하는 단계에서,
    상기 도펀트는 제1실리콘막 증착시 인시튜로 도핑하는 캐패시터 제조 방법.
  6. 반도체기판 상에 제1도핑농도를 갖는 제1실리콘막을 형성하는 단계;
    상기 제1실리콘막 상에 제2도핑농도를 갖는 제2실리콘막을 형성하는 단계;
    상기 제2실리콘막 및 제1실리콘막을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부 내에 스토리지노드를 형성하는 단계; 및
    상기 제1실리콘막 및 제2실리콘막을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  7. 제6항에 있어서,
    상기 제1도핑농도는 상기 제2도핑농도보다 더 큰 농도를 갖는 캐패시터 제조 방법.
  8. 제6항에 있어서,
    상기 제1실리콘막과 제2실리콘막은 비정질실리콘막 또는 폴리실리콘막으로 형성하는 캐패시터 제조 방법.
  9. 제6항에 있어서,
    상기 제1실리콘막과 제2실리콘막은 동일한 도펀트가 도핑된 캐패시터 제조 방법.
  10. 제6항에 있어서,
    상기 제1실리콘막과 제2실리콘막은 보론 또는 인이 도핑된 캐패시터 제조 방법.
  11. 제6항에 있어서,
    상기 제1도핑농도는 1×1018∼1×1022atoms/cm3를 포함하는 캐패시터 제조 방법.
  12. 반도체기판 상에 각 층마다 도펀트의 농도가 다른 다층 실리콘막을 형성하는 단계;
    상기 다층 실리콘막을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부 내에 스토리지노드를 형성하는 단계; 및
    상기 다층 실리콘막을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  13. 제12항에 있어서,
    상기 다층 실리콘막을 형성하는 단계는,
    최하층의 도핑농도가 가장 크고, 최상층의 도핑농도가 가장 낮게 하여 형성하는 캐패시터 제조 방법.
  14. 반도체기판 상에 제1도펀트가 도핑된 제1실리콘막을 형성하는 단계;
    상기 제1실리콘막 상에 제2도펀트가 도핑된 제2실리콘막을 형성하는 단계;
    상기 제2실리콘막 및 제1실리콘막을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부 내에 스토리지노드를 형성하는 단계; 및
    상기 제1실리콘막 및 제2실리콘막을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  15. 제14항에 있어서,
    상기 제1도펀트는 보론을 포함하고, 상기 제2도펀트는 인을 포함하는 캐패시터 제조 방법.
  16. 제14항에 있어서,
    상기 제1도펀트와 제2도펀트는 동일한 도핑농도를 갖는 캐패시터 제조 방법.
  17. 제14항에 있어서,
    상기 제1실리콘막과 제2실리콘막은 비정질실리콘막 또는 폴리실리콘막으로 형성하는 캐패시터 제조 방법.
  18. 스토리지노드콘택플러그가 형성된 반도체기판 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 도펀트가 도핑된 제1실리콘막을 형성하는 단계;
    상기 제1실리콘막 상에 도펀트가 비도핑된 제2실리콘막을 형성하는 단계;
    상기 제2실리콘막과 제1실리콘막을 식각하여 오픈부를 형성하는 단계;
    상기 제1실리콘막과 제2실리콘막을 산화시켜 상기 오픈부의 측벽에 실리콘산화막을 형성하는 단계;
    상기 실리콘산화막을 제거하여 상기 오픈부를 확장시키는 단계;
    상기 확장된 오픈부 아래의 식각정지막을 식각하는 단계;
    상기 확장된 오픈부 내에 스토리지노드를 형성하는 단계; 및
    상기 제1실리콘막과 제2실리콘막을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  19. 제18항에 있어서,
    상기 제1실리콘막과 제2실리콘막은 비정질실리콘막을 포함하는 캐패시터 제조 방법.
  20. 제18항에 있어서,
    상기 제1실리콘막과 제2실리콘막은 비정질실리콘막을 포함하고, 후속하여 열처리하는 캐패시터 제조 방법.
  21. 제18항에 있어서,
    상기 제1실리콘막에 도핑된 도펀트는 보론 또는 인을 포함하는 캐패시터 제조 방법.
  22. 제18항에 있어서,
    상기 제1실리콘막에 도핑된 도펀트의 도핑농도는 1×1018∼1×1022atoms/cm3를 포함하는 캐패시터 제조 방법.
  23. 제18항에 있어서,
    상기 도펀트가 도핑된 제1실리콘막을 형성하는 단계에서,
    상기 도펀트는 제1실리콘막 증착시 인시튜로 도핑하는 캐패시터 제조 방법.
  24. 제18항에 있어서,
    상기 실리콘산화막을 형성하는 단계는,
    플라즈마산화, 열산화, ISSG(In-Situ Steam Generation), WVG(Water Vapor Generation) 및 라디칼산화 중에서 선택하여 실시하는 캐패시터 제조 방법.
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