KR20030035631A - 메모리 반도체 장치의 커패시터 및 그 형성 방법 - Google Patents

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Abstract

메모리 반도체 장치의 커패시터를 제공한다. 이 커패시터는 반도체기판 상에 형성된 콘택 플러그, 콘택 플러그를 노출시키는 개구부를 포함하는 하부 주형 패턴 및 식각정지막 패턴, 그리고 콘택 플러그의 상부면, 하부 주형 패턴의 개구부 측벽 및 식각 정지막 패턴의 개구부 측벽과 그에 인접한 상부면을 덮는 하부 전극을 포함한다. 이때, 하부 주형 패턴은 고밀도 플라즈마 산화막 또는 언도프드 다결정 실리콘인 것이 바람직하다. 이를 형성하는 방법은 반도체기판 상에 콘택 플러그를 형성하고, 그 위에 콘택 플러그를 노출시키는 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴을 형성하고, 노출된 콘택 플러그에 접촉하면서 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴의 개구부를 덮는 하부 전극을 형성한 후, 상부 주형 패턴을 제거하는 단계를 포함한다. 이때, 하부 전극은 식각 정지막 패턴의 개구부에 인접한 상부면을 덮도록 형성하는 것을 특징으로 갖는다.

Description

메모리 반도체 장치의 커패시터 및 그 형성 방법{Capacitor Of Memory Semiconductor Device And Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 메모리 반도체 장치의 커패시터 및 그 형성 방법에 관한 것이다.
메모리 반도체 장치는 정보를 저장하기 위해, 단위 셀 트랜지스터마다 전하를 저장하기 위한 구조물을 구비하는데, 디램(DRAM) 메모리 장치의 경우에는 커패시터(capacitor)가 사용된다. 상기 커패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 담당한다. 디램 메모리 장치의 안정적 구동을 위해 상기 커패시터가 갖추어야 할 조건은 전하의 저장 유무를 센스 앰프(sense amplifier)에서 오류없이 판단하기에 충분한 정전용량을 확보해야하며, 저장된 전하를 일정시간 이상 유지하기 위해 누설 전류가 작은 유전막의 절연 특성을 구비해야 한다.
한편, 디램 메모리 장치가 고집적화됨에 따라, 상기 커패시터를 형성하기 위한 면적 역시 감소하는 추세이다. 이에 따라, 디램 메모리 장치를 고집적화시키면서도 상기 커패시터의 정전용량을 확보하기 위해, 현재 원통형(cylinder) 구조의 커패시터가 사용된다.
도 1 및 도 2는 종래 기술에 따른 원통형 구조의 커패시터를 형성하는 방법 및 그에 따른 문제점을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체기판 상에 차례로 적층된 층간절연막(10) 및 하부 식각정지막(15)을 형성한 후, 상기 하부 식각정지막(15) 및 상기 층간절연막(10)을 관통하는 콘택 플러그(20)를 형성한다. 상기 콘택 플러그(20)를 포함하는 반도체기판 전면에 차례로 적층된 하부 주형막, 식각정지막 및 상부 주형막을 형성한다. 상기 상부 주형막, 식각정지막 및 상기 하부 주형막을 차례로 패터닝하여, 상기 콘택 플러그(20)를 노출시키는 개구부를 각각 갖는 상부 주형 패턴(35), 식각정지막 패턴(30) 및 하부 주형 패턴(25)을 형성한다.
상기 개구부들의 측벽 및 상기 콘택 플러그(20)의 상부면에 접촉하는 하부 전극막(도시하지 않음)을 형성하고, 상기 하부 전극막 상에 상기 개구부들을 채우는 희생막(도시하지 않음)을 형성한다. 상기 상부 주형 패턴(35)이 노출될 때까지 화학기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 상기 희생막 및 상기 하부 전극막을 식각함으로써, 희생막 패턴(45) 및 하부 전극(40)을 형성한다.
이때, 일반적으로 상기 상부 주형 패턴(35) 및 상기 하부 주형 패턴(25)은 산화막으로 형성되고, 상기 식각정지막 패턴(30)은 질화막으로 형성된다. 또한, 상기 하부 전극(40)은 화학기상 증착 또는 원자층 증착의 방법으로 형성되는 루테늄(Ru), 로듐(Ro), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 또는 백금(Pt) 등의 백금족의 물질이다. 하지만, 이렇게 형성되는 하부 전극(40)은 상기 질화막으로 형성되는 상기 식각정지막 패턴(30)의 측벽과 취약한 접착 특성을 갖는다. 이에 따라, 도시한 바와 같이, 상기 하부 전극(40)과 상기 식각정지막 패턴(30)의 측벽 사이에는 틈(90)이 형성되는 문제점을 갖는다. 상기 틈(90)은 상기 화학 기계적 연마를 통한 평탄화 식각 공정에서 발생하는 기계적 스트레스에 의해 더 심화될 수도 있다.
도 2를 참조하면, 상기 커패시터의 한 전극으로 사용되는 상기 하부 전극(40)의 표면적을 최대화하기 위해, 상기 상부 주형 패턴(35) 및 상기 희생막 패턴(45)을 제거한다. 통상적으로 상기 제거 공정은 산화막 식각 레서피를 사용한 습식 식각의 방법으로 실시된다.
이때, 상기 하부 전극(40)과 식각정지막 패턴(30) 사이에 형성된 상기 틈(90)에 의해, 산화막으로 형성된 상기 하부 주형 패턴(25)까지 식각되어 언더컷영역(99)이 형성되는 문제가 발생한다. 그런데, 상기 언더컷 영역(99)은 상기 하부 주형 패턴(25)이 상기 하부 전극(40)을 더이상 구조적으로 지탱해주는 역할을 하지 못하게 한다. 그 결과, 상기 하부 주형 패턴(25)이 세정 공정 등에서 넘어지는 치명적인 문제가 유발된다. 또한, 상기 언더컷 영역(99)은 그 상부에 형성된 상기 식각정지막 패턴(30)때문에, 후속 공정에서 채워지지 않고 공극(void)로 남는 문제를 유발할 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 상부 주형 패턴 제거 공정에서 하부 주형 패턴이 식각되는 것을 예방할 수 있는 커패시터 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 하부 주형 패턴에 의해 안정적으로 지탱되는 하부 전극을 갖는 커패시터를 제공하는 데 있다.
도 1 및 도 2는 종래 기술에 따른 커패시터 형성 방법을 나타내는 공정 단면도들이다.
도 3, 도 4a, 도 5a 및 도 6 내지 도 8은 본 발명의 바람직한 일 실시예에 따른 커패시터 형성 방법을 설명하기 위한 공정 단면도들이다.
도 4b 및 도 5b는 본 발명의 바람직한 다른 실시예에 따른 커패시터 형성 방법을 설명하기 위한 공정 단면도들이다.
도 9는 본 발명의 바람직한 실시예에 따른 커패시터를 나타내는 사시도이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 식각정지막 패턴의 개구부 측벽 및 그에 인접한 상부면을 덮는 하부 전극을 포함하는 메모리 반도체 장치의 커패시터 형성 방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 관통하는 콘택 플러그를 형성한 후, 상기 층간절연막 상에 상기 콘택 플러그를 노출시키는 개구부를 갖는 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴을 형성하는 단계를 포함한다. 상기 노출된 콘택 플러그에 접촉하면서 상기 하부 주형 패턴, 상기 식각정지막 패턴 및 상기 상부 주형 패턴의 개구부를 덮는 하부 전극을 형성한 후, 상기 상부 주형 패턴을 제거한다. 이때, 상기 하부 전극은 상기 식각 정지막 패턴의 개구부에 인접한 상부면을 덮는 것을 특징으로 갖는다.
상기 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴을 형성하는 단계는 상기 콘택 플러그를 포함하는 층간절연막 상에 차례로 적층된 하부 주형막, 식각정지막 및 상부 주형막을 형성하고, 상기 상부 주형막, 식각정지막 및 하부 주형막을 이방성 식각하여 상기 콘택 플러그를 노출시키는 개구부를 가지면서 차례로 적층된 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴을 형성한 후, 상기 상부 주형 패턴의 개구부를 넓히는 단계를 포함하는 것이 바람직하다. 이때, 상기 상부 주형 패턴의 개구부를 넓히는 단계는 상기 하부 주형 패턴에 대해 식각 선택비를 갖는 식각 레서피를 사용한 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴을 형성하는 단계는 또다른 방법으로 실시될 수도 있다. 이 또다른 방법은 상기 콘택 플러그를 포함하는 층간절연막 상에 차례로 적층된 하부 주형막, 식각정지막, 상부 주형막 및 상기 콘택 플러그 상에 개구부를 갖는 포토레지스트 패턴을 형성하는 단계를 포함하는 것이 바람직하다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 주형막을 이방성 식각함으로써, 상기 식각정지막의 상부면을 노출시키는 개구부를 포함하는 상부 주형 패턴을 형성한다. 그리고, 상기 식각정지막에 대해 선택비를 갖는 식각 레서피를 사용하여 상기 상부 주형 패턴을 등방성 식각함으로써, 상기 상부 주형 패턴의 개구부를 넓힌다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 식각 정지막 및 상기 하부 주형막을 이방성 식각함으로써, 상기 콘택 플러그를 노출시키는 개구부를 포함하는 식각정지막 패턴 및 하부 주형 패턴을 형성한 후, 상기 포토레지스트 패턴을 제거한다.
상기 하부 전극을 형성하는 단계는 상기 노출된 콘택 플러그, 상기 하부 주형 패턴, 상기 식각정지막 패턴 및 상기 상부 주형 패턴의 노출된 표면을 덮는 하부 전극막을 형성하고, 그 상부에 희생막을 형성한 후, 상기 상부 주형 패턴이 노출되도록 상기 희생막 및 상기 하부 전극막을 전면 식각하여, 하부 전극 및 희생막 패턴을 형성하는 단계를 포함하는 것이 바람직하다.
상기 상부 주형 패턴을 제거하는 단계는 상기 식각정지막 패턴 및 상기 하부 전극에 대해 식각 선택비를 갖는 식각 레서피로 사용하여, 습식 식각의 방법으로 실시하는 것이 바람직하다. 또한, 상기 하부 주형 패턴은 고밀도 플라즈마 산화막 또는 언도프드 다결정 실리콘으로 형성하고, 상기 상부 주형 패턴은 P-TEOS 또는 SOG막으로 형성하는 것이 바람직하다.
상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 식각정지막 패턴의 개구부 측벽 및 그에 인접한 상부면에 접촉하는 하부 전극을 포함하는 메모리 반도체 장치의 커패시터를 제공한다. 이 커패시터는 반도체기판 상에 형성된 층간절연막을 관통하는 콘택 플러그 및 상기 콘택 플러그를 노출시키는 개구부를 포함하면서, 상기 층간절연막 상에 차례로 배치되는 하부 주형 패턴 및 식각정지막 패턴을 포함한다. 상기 콘택 플러그의 상부면, 상기 하부 주형 패턴의 개구부 측벽 및 상기 식각 정지막 패턴의 개구부 측벽과 그에 인접한 상부면에는 하부 전극이 덮힌다.
상기 하부 주형 패턴은 고밀도 플라즈마 산화막 또는 언도프드 다결정 실리콘인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3, 도 4a, 도 5a 및 도 6 내지 도 8은 본 발명의 바람직한 일 실시예에 따른 커패시터 형성 방법을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 반도체기판 상에 차례로 적층된 층간절연막(100) 및 하부 식각정지막(110)을 형성한다. 상기 층간절연막(100)은 통상적인 방법으로 형성되는 소자 분리막 및 게이트 패턴(도시하지 않음)을 덮도록 형성하는 것이 바람직하다. 마찬가지로 통상적인 방법을 사용하여, 상기 하부 식각정지막(110) 및 상기 층간절연막(100)을 관통하는 콘택 플러그(120)를 형성한다. 이후, 상기 콘택 플러그(120)를 포함하는 반도체기판 전면에 차례로 적층된 하부 주형막(130), 식각정지막(140) 및 상부 주형막(150)을 형성한다. 이때, 상기 상부 주형막(150), 상기 식각 정지막(140) 및 상기 하부 주형막(130)은 후속 하부 전극 형성 공정에서주형(mold)의 역할을 하는 물질막들이다.
상기 상부 주형막(150)은 산화막으로 형성하되, P-TEOS 또는 SOG막 등과 같이 산화막 식각 레서피에서 식각 속도가 빠른 물질막으로 형성한다. 상기 하부 주형막(130)은 상기 상부 주형막(150)에 대해 식각 선택비를 갖는 절연막(insulating layer)으로 형성하는 것이 바람직하다. 이에 따라, 상기 하부 주형막(130)은 고밀도 플라즈마 산화막(high density plasma oxide, HDP Oxide)으로 형성하는 것이 바람직하다. 언도프드 다결정 실리콘막(undoped poly silicon layer)으로 상기 하부 주형막(130)을 형성할 수도 있다. 통상적으로 불산(HF)을 포함하는 산화막 식각 레서피에서, 상기 고밀도 플라즈마 산화막은 상기 P-TEOS 또는 SOG막 등에 비해 식각 속도가 느리다. 하지만, 상기 하부 주형막(130)을 고밀도 플라즈마 산화막으로 형성하는 경우, 상기 상부 주형막(150)에 대해 더 높은 식각 선택비를 갖도록, 상기 고밀도 플라즈마 산화막을 형성한 후 열처리 공정을 더 실시하는 것이 바람직하다.
상기 하부 식각정지막(110)은 상기 하부 주형막(130)에 대해 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 이에 따라, 상기 하부 식각정지막(110)은 질화막으로 형성하는 것이 바람직하다.
도 4a를 참조하면, 상기 상부 주형막(150), 상기 식각정지막(140) 및 상기 하부 주형막(130)을 차례로 패터닝하여, 상기 하부 식각정지막(110) 상에 차례로 적층된 하부 주형 패턴(135), 식각정지막 패턴(145) 및 상부 주형 패턴(155)을 형성한다. 상기 하부 주형 패턴(135), 식각정지막 패턴(145) 및 상부 주형 패턴(155)은 각각 상기 콘택 플러그(120)의 상부면을 노출시키는 개구부들을 갖는다.
이때, 상기 하부 주형 패턴(135), 식각정지막 패턴(145) 및 상부 주형 패턴(155)은 이방성 식각의 방법에 의해 형성된다. 특히, 상기 하부 주형 패턴(135)을 형성하는 단계는 상기 하부 식각정지막(110)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
도 5a를 참조하면, 등방성 식각 공정을 사용하여 상기 상부 주형 패턴(155)의 노출된 개구부 측벽을 리세스함으로써, 상기 상부 주형 패턴(155)의 개구부를 넓힌다. 이때, 상기 등방성 식각 공정은 상기 하부 주형 패턴(135)에 대해 선택비를 갖는 식각 레서피를 사용하는 것이 바람직하다. 이를 위해, 도 3에서 설명한 것처럼, 상기 상부 주형 패턴(155)은 P-TEOS 또는 SOG 등으로 형성하고, 상기 하부 주형 패턴(135)은 고밀도 플라즈마 산화막 또는 언도프드 다결정 실리콘으로 형성하는 것이 바람직하다. 상기 공정의 결과로, 상기 상부 주형 패턴(155)의 개구부는 상기 식각정지막 패턴(145)의 개구부에 인접한 상부면을 노출시킨다.
이처럼 상기 식각 정지막 패턴(145)의 개구부에 인접한 상부면을 노출시키는 상부 주형 패턴(155)은 또다른 실시예를 통해서도 구현될 수 있다. 이러한 또다른 실시예는 이후 도 4b 및 도 5b를 참조하여 설명하기로 한다.
도 6을 참조하면, 상기 리세스된 상부 주형 패턴(155)를 포함하는 반도체기판 전면에 하부 전극막(170)을 콘포말하게 형성한다. 이에 따라, 상기 하부 전극막(170)은 상기 콘택 플러그(120), 상기 하부 주형 패턴(135), 상기 식각정지막 패턴(145) 및 상기 상부 주형 패턴(155)의 노출된 표면을 덮는다. 특히, 앞서 실시된 상기 상부 주형 패턴(155)의 리세스 공정의 결과로, 상기 하부 전극막(170)은 상기 식각정지막 패턴(145)의 개구부에 인접한 상부면까지도 덮는다.
상기 하부 전극막(170)은 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD)의 방법으로 형성되는 루테늄 (Ruthenium, Ru), 로듐(Rhodium, Ro), 팔라듐(Palladium ,Pd), 오스뮴(Osmium, Os), 이리듐(Iridium, Ir) 또는 백금(Platinum, Pt) 등의 백금족 물질들 중의 한가지인 것이 바람직하다. 이때, 상기 하부 전극막(170)은 상기 식각정지막 패턴(145)의 개구부 측벽에서보다 그에 인접한 상부면에서 더 우수한 접착 특성을 갖는다. 또한, 앞서 설명한 것처럼, 상기 식각정지막 패턴(145)의 개구부 측벽 및 그에 인접한 상부면에 상기 하부 전극막(170)이 접촉함으로써, 종래 기술에 비해 상기 하부 전극막(170)과 상기 식각 정지막 패턴(145) 사이의 접촉 면적이 증가한다. 이에 따라, 상기 상부 주형 패턴(155)을 습식 식각의 방법으로 제거하는 후속 공정에서 식각액이 상기 하부 주형 패턴(135)까지 침투하는 경로가 증가한다.
상기 하부 전극막(170) 상에, 상기 하부 전극막(170)으로 덮힌 상기 개구부들을 채우는 희생막(180)을 형성한다. 상기 희생막(180)은 산화막 식각 레서피에서 상기 상부 주형 패턴(155)보다 식각 속도가 빠르거나 같은 물질인 것이 바람직하다. 또한, 상기 희생막(180)은 후속 화학기계적 연마 공정에서 상기 하부 전극막(170)의 구조적 손상을 방지하기 위해, 상기 개구부를 완전히 채울 수 있는 물질막인 것이 바람직하다. 이를 위해, 상기 희생막(180)은 매립 특성이 우수한 동시에 식각 속도가 빠른 물질막인 SOG막으로 형성하는 것이 바람직하다.
도 7을 참조하면, 상기 상부 주형 패턴(155)이 노출되도록 상기 희생막(180)및 상기 하부 전극막(170)을 차례로 전면 식각함으로써, 희생막 패턴(185) 및 하부 전극(175)을 형성한다.
상기 전면 식각 공정은 화학 기계적 연마 기술을 사용한 평탄화 식각 공정인 것이 바람직하다. 이에 따라, 상기 하부 전극(175)은 상기 콘택 플러그(120)의 상부면 그리고 상기 하부 주형 패턴(135), 식각정지막 패턴(145) 및 상부 주형 패턴(155)의 개구부를 덮는다. 이에 따라, 상기 하부 전극(175)은 상기 식각 정지막 패턴(145)의 개구부 측면 및 그에 인접하는 상부면에서 꺽인 부분을 갖는, 아랫면이 막힌 원통형의 모양이다.
또한, 상기 희생막 패턴(185)은 상기 하부 전극(175)의 측벽으로 둘러싸인 개구부를 채운다. 이에 따라, 상기 희생막 패턴(185)은 아랫면이 막힌 원통형의 모양을 갖는 상기 하부 전극(175)을 채우는 원기둥의 모양을 갖는다.
도 8을 참조하면, 상기 하부 전극(175) 및 상기 식각정지막 패턴(145)에 대해 선택비를 갖는 식각 레서피를 사용하여, 상기 상부 주형 패턴(155) 및 상기 희생막 패턴(185)을 제거한다. 상기 제거 공정은 등방성 식각의 방법, 바람직하게는 습식 식각의 방법으로 실시한다. 상기 상부 주형 패턴(155) 및 상기 희생막 패턴(185)이 산화막 종류일 경우, 상기 제거 공정은 불산을 포함하는 에쳔트를 사용하는 것이 바람직하다. 이에 따라, 상기 식각정지막 패턴(145)의 상부면 및 상기 하부 전극(175)의 내벽이 노출된다.
상기 하부 주형 패턴(135)은 상기 식각정지막 패턴(145) 및 상기 하부 전극(175)으로 둘러싸임으로써, 상기 제거 공정에서 리세스되지 않는다. 특히, 상기 하부 전극(175)의 꺽인 부분(199)으로 인해, 상기 제거 공정에 사용되는 에쳔트가 상기 하부 전극(175)과 상기 식각 정지막 패턴(145) 사이의 계면을 통해 상기 하부 주형 패턴(135)으로 침투하는 문제는 예방된다. 그 결과, 상기 상부 주형 패턴(155)을 제거하는 동안, 상기 하부 주형 패턴(135)이 식각되는 문제를 예방할 수 있다.
도 4b 및 도 5b는 본 발명의 바람직한 다른 실시예에 따른 커패시터 형성 방법을 설명하기 위한 공정 단면도들이다.
도 4b를 참조하면, 상기 상부 주형막(150) 상에 포토레지스트 패턴(160)을 형성한다. 상기 포토레지스트 패턴(160)은 상기 콘택 플러그(120) 상부의 상기 상부 주형막(150)을 노출시키는 개구부를 갖는다.
상기 포토레지스트 패턴(160)을 식각 마스크로 사용하여 상기 상부 주형막(150)을 이방성 식각함으로써, 상기 식각정지막(140)의 상부면을 노출시키는 개구부를 갖는 상부 주형 패턴(155)을 형성한다.
이후, 상기 식각정지막(140)에 대해 선택비를 갖는 식각 레서피를 사용하여, 상기 상부 주형 패턴(155)의 개구부 내벽을 리세스한다. 이때의 리세스 공정은 습식 식각의 방법으로 실시하는 것이 바람직하다. 이에 따라, 상기 상부 주형 패턴(155)의 개구부는 상기 포토레지스트 패턴(160)의 개구부보다 넓어진다.
도 5b를 참조하면, 상기 포토레지스트 패턴(160)을 다시 식각 마스크로 사용하여, 상기 식각정지막(140) 및 상기 하부 주형막(130)을 차례로 이방성 식각한다. 그 결과, 상기 상부 주형 패턴(155)의 하부에는 상기 상부 주형 패턴(155)보다 좁은 개구부를 갖는 하부 주형 패턴(135) 및 식각정지막 패턴(145)이 차례로 적층된다. 이후, 상기 포토레지스트 패턴(160)을 제거한다.
도 4b 및 도 5b에서 설명한 실시예에 따라 형성된 상기 결과물은 상기 도 5a의 최종 결과물과 동일하며, 후속 공정 역시 동일하므로 이에 대한 설명은 생략한다.
도 9는 본 발명의 바람직한 실시예에 따른 커패시터를 나타내는 사시도이다.
도 9를 참조하면, 소자분리막 패턴 및 게이트 패턴(도시하지 않음)을 포함하는 반도체기판 상에는 층간절연막(100) 및 하부 식각정지막(110)이 차례로 배치된다. 상기 하부 식각정지막(110) 및 상기 층간절연막(100)에는, 이들 물질막을 수직으로 관통하는 콘택 플러그(120)가 배치된다. 상기 층간절연막(100)은 산화막인 것이 바람직하고, 상기 하부 식각정지막(110)은 질화막인 것이 바람직하다. 또한, 상기 콘택 플러그(120)는 텅스텐(W), 알루미늄(Al) 또는 도우핑된 다결정 실리콘(doped poly silicon) 중의 한가지인 것이 바람직하다.
상기 하부 식각정지막(110) 상에는 상기 콘택 플러그(120)를 노출시키는 개구부를 포함하는 하부 주형 패턴(135) 및 식각 정지막 패턴(145)이 배치된다. 상기 하부 주형 패턴(135)은 산화막 식각 레서피에서 식각 속도가 느리거나 높은 식각 선택비를 갖도록, 고밀도 플라즈마 산화막(high density plasma oxide, HDP oxide) 또는 언도프드 다결정 실리콘(undoped poly silicon)인 것이 바람직하다. 또한, 상기 식각 정지막 패턴(145)은 질화막인 것이 바람직하다.
상기 콘택 플러그(120)의 상부면, 상기 하부 주형 패턴(135) 및 상기 식각정지막 패턴(145)의 개구부 측벽은 하부 전극(175)으로 덮인다. 이에 더하여, 상기 하부 전극(175)은 상기 식각정지막 패턴(145)의 개구부 측벽 및 그에 인접한 상부면을 덮는 원통형의 기둥을 구비한다. 이에 따라, 상기 하부 전극(175)은 상기 콘택 플러그(120)를 덮는 하부면을 갖고, 상기 식각정지막 패턴(145)의 개구부 가장자리에서 꺽인 부분을 갖는 원통형의 모양이다. 또한, 상기 하부 전극(175)은 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐 또는 백금 등의 백금족 물질들 중의 한가지인 것이 바람직하다.
본 발명에 따르면, 하부 주형 패턴을 상부 주형 패턴에 대해 식각 선택비를 갖는 물질로 형성함과 아울러, 하부 전극이 식각정지막 패턴의 개구부 및 그에 인접한 상부면까지 덮도록 한다. 이에 따라, 하부 전극과 식각정지막 패턴 사이에 틈이 형성되는 것을 방지함으로써, 상부 주형 패턴 제거시 하부 주형 패턴이 식각되는 것을 예방한다. 그 결과, 하부 주형 패턴에 의해 안정적으로 지탱되는 하부 전극을 갖는 커패시터를 제조할 수 있다.

Claims (12)

  1. 반도체기판 상에 층간절연막을 관통하는 콘택 플러그를 형성하는 단계;
    상기 층간절연막 상에 차례로 적층되어, 상기 콘택 플러그를 노출시키는 개구부들을 각각 갖는 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴을 형성하는 단계;
    상기 노출된 콘택 플러그에 접촉하면서 상기 하부 주형 패턴, 상기 식각정지막 패턴 및 상기 상부 주형 패턴의 개구부 측벽을 덮는 하부 전극을 형성하는 단계; 및
    상기 상부 주형 패턴을 제거하는 단계를 포함하되, 상기 상부 주형 패턴의 개구부는 상기 식각 정지막 패턴의 개구부에 인접한 상부면을 노출시키는 것을 특징으로 하는 커패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴을 형성하는 단계는
    상기 콘택 플러그를 포함하는 층간절연막 상에 차례로 적층된 하부 주형막, 식각정지막 및 상부 주형막을 형성하는 단계;
    상기 상부 주형막, 식각정지막 및 하부 주형막을 이방성 식각하여, 상기 콘택 플러그를 노출시키는 개구부를 가지면서 차례로 적층된 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴을 형성하는 단계; 및
    상기 하부 주형 패턴에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 상기 상부 주형 패턴을 등방성 식각함으로써, 상기 상부 주형 패턴의 개구부를 넓히는 단계를 포함하는 커패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 하부 주형 패턴, 식각정지막 패턴 및 상부 주형 패턴을 형성하는 단계는
    상기 콘택 플러그를 포함하는 층간절연막 상에 차례로 적층된 하부 주형막, 식각정지막 및 상부 주형막을 형성하는 단계;
    상기 상부 주형막 상에, 상기 콘택 플러그 상에 개구부를 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 주형막을 이방성 식각함으로써, 상기 식각정지막의 상부면을 노출시키는 개구부를 갖는 상부 주형 패턴을 형성하는 단계;
    상기 식각정지막에 대해 선택비를 갖는 식각 레서피를 사용하여 상기 상부 주형 패턴을 등방성 식각함으로써, 상기 상부 주형 패턴의 개구부를 넓히는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 식각 정지막 및 상기 하부 주형막을 이방성 식각함으로써, 상기 콘택 플러그를 노출시키는 개구부를 갖는 식각정지막 패턴 및 하부 주형 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 커패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 하부 전극을 형성하는 단계는
    상기 노출된 콘택 플러그, 상기 하부 주형 패턴, 상기 식각정지막 패턴 및 상기 상부 주형 패턴의 노출된 표면을 덮는 하부 전극막을 형성하는 단계;
    상기 하부 전극막 상에, 상기 하부 전극막으로 덮혀진 상기 개구부들을 채우는 희생막을 형성하는 단계; 및
    상기 상부 주형 패턴이 노출되도록 상기 희생막 및 상기 하부 전극막을 전면 식각하여, 하부 전극 및 상기 하부 전극을 채우는 희생막 패턴을 형성하는 단계를 포함하는 커패시터 형성 방법.
  5. 제 1 항에 있어서,
    상기 상부 주형 패턴을 제거하는 단계는 습식 식각의 방법으로 실시하는 것을 특징으로 하는 커패시터 형성 방법.
  6. 제 1 항에 있어서,
    상기 상부 주형 패턴을 제거하는 단계는 상기 식각정지막 패턴 및 상기 하부 전극에 대해 식각 선택비를 갖는 식각 레서피로 실시하는 것을 특징으로 하는 커패시터 형성 방법.
  7. 제 1 항에 있어서,
    상기 하부 주형 패턴은 산화막 식각 레서피에서 상기 상부 주형 패턴보다 식각 속도가 느린 물질막으로 형성하는 것을 특징으로 하는 커패시터 형성 방법.
  8. 제 1 항에 있어서,
    상기 하부 주형 패턴은 고밀도 플라즈마 산화막 또는 언도프드 다결정 실리콘막으로 형성하는 것을 특징으로 하는 커패시터 형성 방법.
  9. 제 1 항에 있어서,
    상기 상부 주형 패턴은 P-TEOS 또는 SOG막으로 형성하는 것을 특징으로 하는 커패시터 형성 방법.
  10. 반도체기판 상에 형성된 층간절연막을 관통하는 콘택 플러그;
    상기 콘택 플러그를 노출시키는 개구부를 가지면서, 상기 층간절연막 상에 차례로 배치되는 하부 주형 패턴 및 식각정지막 패턴; 및
    상기 콘택 플러그의 상부면, 상기 하부 주형 패턴의 개구부 측벽 및 상기 식각 정지막 패턴의 개구부 측벽과 그에 인접한 상부면을 덮는 하부 전극을 포함하는 것을 특징으로 하는 커패시터.
  11. 제 10 항에 있어서,
    상기 하부 전극은 상기 식각정지막 패턴보다 높은 상부면을 갖는 원통형인 것을 특징으로 하는 커패시터.
  12. 제 10 항에 있어서,
    상기 하부 주형 패턴은 고밀도 플라즈마 산화막 또는 언도프드 다결정 실리콘인 것을 특징으로 하는 커패시터.
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