CN115440668A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：提供基底，所述基底内具有多个位线接触区以及位于相邻所述位线接触区之间的隔离区；于所述基底内形成凹槽，所述凹槽的底部暴露所述位线接触区以及与所述位线接触区相邻的所述隔离区；形成至少覆盖所述凹槽侧壁的接触区隔离层；形成覆盖所述接触区隔离层表面并填充所述凹槽的位线接触层，所述位线接触层与所述凹槽底部的所述位线接触区接触；形成位于所述位线接触层上的位线层。本发明避免了对基底内有源区侧壁的损伤，有效减少甚至是避免了位线漏电的问题，还可以防止位线接触层与电容接触层之间短路。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器等半导体结构的发展追求高速度、高集成度、低功耗。随着半导体结构尺寸的微缩，尤其是在关键尺寸小于17nm的动态随机存储器制造过程中，位线接触孔内形成的位线接触层的形貌决定着位线的阻值以及电流强度。位线接触孔内的位线接触层的缺陷会给位线结构带来严重的漏电问题。然而，当前半导体结构的制程存在如下问题：形成位线结构的工艺复杂，成本高昂；在形成位线结构的过程中极易对有源区侧壁造成损伤；由于尺寸的微缩，导致位线接触层与电容接触层之间容易出现短路问题。
因此，如何优化半导体结构的制造流程，改善半导体结构的电性能，提高半导体结构的良率，是当前亟待解决的技术问题。
发明内容
本发明提供一种半导体结构及其形成方法，用于解决现有的半导体结构制造流程复杂的问题，并改善半导体结构的电性能，提高半导体结构的良率。
为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括如下步骤：
提供基底，所述基底内具有多个位线接触区以及位于相邻所述位线接触区之间的隔离区；
于所述基底内形成凹槽，所述凹槽的底部暴露所述位线接触区以及与所述位线接触区相邻的所述隔离区；
形成至少覆盖所述凹槽侧壁的接触区隔离层；
形成覆盖所述接触区隔离层表面并填充所述凹槽的位线接触层，所述位线接触层与所述凹槽底部的所述位线接触区接触；
形成位于所述位线接触层上的位线层。
可选的，所述基底包括衬底以及位于所述衬底表面的衬底隔离层；于所述基底内形成凹槽的具体步骤包括：
形成覆盖所述衬底隔离层表面的第一掩模层，所述第一掩模层中具有暴露所述衬底隔离层的第一刻蚀窗口；
沿所述第一刻蚀窗口刻蚀所述衬底隔离层和所述衬底，形成所述凹槽。
可选的，所述凹槽的底部暴露所述位线接触区、以及位于所述位线接触区相对两侧且与所述位线接触区相邻的所述隔离区。
可选的，在沿平行于所述基底的方向上，所述凹槽未贯穿所述隔离区。
可选的，形成覆盖所述凹槽侧壁的接触区隔离层的具体步骤包括：
沉积隔离材料于所述凹槽内壁和所述衬底隔离层表面，形成接触区隔离层；
去除所述衬底隔离层表面和所述凹槽底部的所述接触区隔离层。
可选的，所述接触区隔离层为单层结构或者多层结构。
可选的，形成接触区隔离层的具体步骤包括：
沉积第一绝缘材料于所述凹槽内壁和所述衬底隔离层表面，形成第一子接触区隔离层；
沉积第二绝缘材料于所述第一子接触区隔离层表面，形成第二子接触区隔离层；
沉积第三绝缘材料于所述第二子接触区隔离层表面，形成第三子接触区隔离层。
可选的，所述第一绝缘材料和所述第三绝缘材料均为氮化物材料，所述第二绝缘材料为氧化物材料。
可选的，形成覆盖所述接触区隔离层表面并填充满所述凹槽的位线接触层的具体步骤包括：
沉积第一导电材料于所述接触区隔离层表面、所述衬底隔离层表面、并填充所述凹槽，形成位线接触层；
去除覆盖于所述衬底隔离层表面的所述位线接触层。
可选的，所述位线接触层的顶面与所述衬底隔离层的顶面平齐。
可选的，形成位于所述位线接触层上的位线层的具体步骤包括：
沉积扩散阻挡材料于所述位线接触层和所述衬底隔离层表面，形成初始扩散阻挡层；
沉积第二导电材料于所述初始扩散阻挡层表面，形成初始位线层；
沉积盖层材料于所述初始位线层表面，形成初始位线盖层；
形成第二掩模层于所述初始位线盖层上，所述第二掩模层中具有暴露所述初始位线盖层的第二刻蚀窗口；
沿所述第二刻蚀窗口刻蚀所述初始位线盖层、所述初始位线层和所述初始扩散阻挡层，形成位于所述位线接触层上的扩散阻挡层、位于所述扩散阻挡层上的位线层、以及位于所述位线层上的位线盖层。
可选的，形成位于所述位线接触层上的扩散阻挡层、位于所述扩散阻挡层上的位线层、以及位于所述位线层上的位线盖层之后，还包括如下步骤：
形成覆盖所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面的位线隔离层。
可选的，所述位线隔离层与所述接触区隔离层的材料相同。
可选的，形成覆盖所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面的位线隔离层的具体步骤包括：
沉积第一介质材料于所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面，形成第一子位线隔离层；
沉积第二介质材料于所述第一子位线隔离层表面，形成第二子位线隔离层；
沉积第三介质材料于所述第二子位线隔离层表面，形成第三子位线隔离层。
为了解决上述问题，本发明还提供了一种半导体结构，包括：
基底，所述基底内具有多个位线接触区以及位于相邻所述位线接触区之间的隔离区；
凹槽，位于所述基底内，所述凹槽的底部暴露所述位线接触区以及与所述位线接触区相邻的所述隔离区；
接触区隔离层，覆盖所述凹槽的侧壁；
位线接触层，覆盖所述接触区隔离层表面并填充所述凹槽，所述位线接触层与所述凹槽底部的所述位线接触区接触，且所述位线接触层的顶面与所述基底的顶面平齐或者所述位线接触层的顶面低于所述基底的顶面；
位线层，位于所述位线接触层上。
可选的，所述基底包括衬底以及位于所述衬底表面的衬底隔离层；
所述位线接触层的顶面与所述衬底隔离层的顶面平齐。
可选的，所述凹槽的底部暴露所述位线接触区、以及位于所述位线接触区相对两侧且与所述位线接触区相邻的所述隔离区。
可选的，在沿平行于所述基底的方向上，所述凹槽未贯穿所述隔离区。
可选的，所述接触区隔离层为单层结构或者多层结构。
可选的，所述接触区隔离层包括：
第一子接触区隔离层，覆盖于所述凹槽侧壁；
第二子接触区隔离层，覆盖于所述第一子接触区隔离层表面；
第三子接触区隔离层，覆盖于所述第二子接触区隔离层表面。
可选的，还包括：
扩散阻挡层，位于所述位线接触层与所述位线层之间；
位线盖层，位于所述位线层上；
位线隔离层，覆盖于所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面。
可选的，所述位线隔离层与所述接触区隔离层的材料相同。
可选的，所述位线隔离层包括：
第一子位线隔离层，覆盖于所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面；
第二子位线隔离层，覆盖于所述第一子位线隔离层表面；
第三子位线隔离层，覆盖于所述第二子位线隔离层表面。
本发明提供的半导体结构及其形成方法，通过在基底上形成位线层之前刻蚀衬基底，形成底部暴露所述位线接触区以及与所述位线接触区相邻的所述隔离区的凹槽，可以精确控制所述凹槽的尺寸，避免了对基底内有源区侧壁的损伤。而且，位线接触层是通过填充工艺形成于所述凹槽内，不仅可以确保位线接触层侧壁形貌的完整性，而且可以避免后续工艺对位线接触层的损伤，从而可以有效减少甚至是避免位线漏电的问题。另外，通过在凹槽侧壁形成接触区隔离层，可以防止位线接触层与电容接触层之间短路。
附图说明
附图1是本发明具体实施方式中半导体结构的形成方法流程图；
附图2A-2S是本发明具体实施方式在形成半导体结构的过程中主要的工艺示意图；
附图3是本发明具体实施方式提供的半导体结构的示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构的形成方法，附图1是本发明具体实施方式中半导体结构的形成方法流程图，附图2A-2S是本发明具体实施方式在形成半导体结构的过程中主要的工艺示意图。如图1、图2A-图2S所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S11，提供基底20，所述基底20内具有多个位线接触区21以及位于相邻所述位线接触区21之间的隔离区22，如图2A所示。
具体来说，所述基底20包括衬底201和位于所述衬底201表面的衬底隔离层202，所述衬底201内部具有呈阵列排布的多个有源区23，如图2B所示，图2B是图2A的俯视结构示意图，在图2B所示视角下所述有源区23不可见，故以虚线表示。每个所述有源区23内具有位线接触区21以及位于所述位线接触区21外侧的电容接触区(图中未示出)。在沿平行于所述衬底201表面的方向上，相邻所述有源区23内的所述位线接触区21也通过所述隔离区22相互隔离。所述隔离区22的材料可以是但不限于氧化物材料，例如二氧化硅。
步骤S12，于所述基底20内形成凹槽27，所述凹槽27的底部暴露所述位线接触区21以及与所述位线接触区21相邻的所述隔离区22，如图2F和图2G所示，图2G是图2F的俯视结构示意图。
可选的，所述基底20包括衬底201以及位于所述衬底201表面的衬底隔离层202；于所述基底20内形成凹槽27的具体步骤包括：
形成覆盖所述衬底隔离层202表面的第一掩模层241，所述第一掩模层241中具有暴露所述衬底隔离层202的第一刻蚀窗口26；
沿所述第一刻蚀窗口26刻蚀所述衬底隔离层202和所述衬底201，形成所述凹槽27。
具体来说，首先，在所述衬底隔离层202表面沉积多晶硅材料，形成所述第一掩模层241。为了确保后续形成的所述第一刻蚀窗口26的形貌，还可以在所述第一掩模层241表面沉积SION材料，形成第三掩模层242。之后，形成图案化的第一光阻层25于所述第三掩模层242表面，所述第一光阻层25中具有暴露所述第三掩模层242的第一开口251，如图2C和图2D所示，图2D是图2C的俯视结构示意图。接着，沿所述第一开口251向下刻蚀所述第三掩模层242和所述第一掩模层241，于所述第一掩模层241中形成沿垂直于所述衬底201的方向贯穿所述第一掩模层241的所述第一刻蚀窗口26。然后，沿所述第一刻蚀窗口26刻蚀所述衬底隔离层202，暴露所述衬底201，除去所述第一光阻25和所述第三掩模层242之后，得到如图2E所示的结构。之后，继续沿所述第一刻蚀窗口26刻蚀所述衬底201，去除部分的所述位线接触区21以及与所述位线接触区21相邻的部分所述隔离区22，于所述衬底201内形成所述凹槽27，去除所述第一掩模层241之后，得到如图2F和图2G所示的结构。
可选的，所述凹槽27的底部暴露所述位线接触区21、以及位于所述位线接触区21相对两侧且与所述位线接触区21相邻的所述隔离区22。
具体来说，通过所述凹槽27的底部同时暴露完整的所述位线接触区21以及与所述位线接触区21相邻、且位于所述位线接触区21相对两侧的所述隔离区22，一方面为后续形成接触区隔离层预留空间，另一方面也不影响后续形成的位线接触层与所述位线接触区21的接触面积，从而确保半导体结构良好的电性能。
本具体实施方式是以所述凹槽27的底部暴露所述位线接触区21、以及位于所述位线接触区21相对两侧且与所述位线接触区21相邻的所述隔离区22为例进行说明。本领域技术人员也可以根据实际需要调整所述第一光阻层25中的图案，使得所述凹槽27的底部暴露所述位线接触区21、以及仅位于所述位线接触区21一侧且与所述位线接触区21相邻的所述隔离区22。
可选的，在沿平行于所述基底20的方向上，所述凹槽27未贯穿所述隔离区22。
具体来说，所述凹槽27未贯穿所述隔离区22是指，所述凹槽27的侧壁还残留有所述隔离区22材料，避免对相邻的所述位线接触区21、相邻的所述有源区23和/或相邻的电容接触区造成损伤。
步骤S13，形成至少覆盖所述凹槽27侧壁的接触区隔离层28，如图2I和图2J所示，图2J是图2I的俯视结构示意图。
可选的，形成覆盖所述凹槽27侧壁的接触区隔离层28的具体步骤包括：
沉积隔离材料于所述凹槽27内壁和所述衬底隔离层202表面，形成接触区隔离层28；
去除所述衬底隔离层202表面和所述凹槽27底部的所述接触区隔离层28。
可选的，所述接触区隔离层28为单层结构或者多层结构。
可选的，形成接触区隔离层28的具体步骤包括：
沉积第一绝缘材料于所述凹槽27内壁和所述衬底隔离层202表面，形成第一子接触区隔离层281；
沉积第二绝缘材料于所述第一子接触区隔离层281表面，形成第二子接触区隔离层282；
沉积第三绝缘材料于所述第二子接触区隔离层282表面，形成第三子接触区隔离层283。
举例来说，在形成所述凹槽27之后，采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沉积所述第一子接触区隔离层281于所述凹槽27内壁和所述衬底接触层202的表面；接着，沉积所述第二子接触区隔离层282于所述第一子接触区隔离层281表面；之后，沉积所述第三子接触区隔离层283于所述第二子接触区隔离层282表面，如图2H所示。由所述第一子接触区隔离层281、所述第二子接触区隔离层282和所述第三子接触区隔离层283共同构成所述接触区隔离层28。之后，采用干法刻蚀工艺去除所述衬底隔离层202表面和所述凹槽27底部的所述接触区隔离层28，暴露所述凹槽27底部的所述位线接触区21，仅保留位于所述凹槽27侧壁和部分底部的所述接触区隔离层28，如图2I和图2J所示。所述接触区隔离层28能够有效防止位于同一所述有源区23内部的所述位线接触区21与所述电容接触区之间的漏电问题。
为了降低所述半导体结构内部的寄生电容，同时确保所述接触区隔离层28的电性隔离效果，所述第一子接触区隔离层281的材料可以和所述第三子接触区隔离层283的材料相同，所述第一子接触区隔离层281的致密度大于所述第二子接触区隔离层282的致密度，且所述第二子接触区隔离层282的介电常数小于所述第一子接触区隔离层281的介电常数。可选的，所述第一绝缘材料和所述第三绝缘材料均为氮化物材料，所述第二绝缘材料为氧化物材料。
为了减小后续形成的位线接触层与所述位线接触区21之间的接触电阻，可选的，所述接触区隔离层28沿垂直于所述衬底201方向的投影与所述位线接触区21不重叠。
步骤S14，形成覆盖所述接触区隔离层28表面并填充所述凹槽27的位线接触层30，所述位线接触层30与所述凹槽27底部的所述位线接触区21接触，如图2M和图2N所示，图2N是图2M的俯视结构示意图。
可选的，形成覆盖所述接触区隔离层28表面并填充满所述凹槽27的位线接触层30的具体步骤包括：
沉积第一导电材料于所述接触区隔离层28表面、所述衬底隔离层202表面、并填充所述凹槽27，形成位线接触层30，如图2K和图2L所示，图2L是图2K的俯视结构示意图；
去除覆盖于所述衬底隔离层202表面的所述位线接触层30。
具体来说，通过填充工艺形成所述位线接触层30的过程中，由于形成的所述接触区隔离层28表面平坦，且材质均一，不仅能够改善所述位线接触层30的侧壁形貌，而且有助于提高所述位线接触层30的填充效果，减少所述位线接触层30的内部缺陷。本具体实施方式可以采用干法刻蚀工艺或者化学机械研磨工艺去除覆盖于所述衬底隔离层202表面的所述位线接触层30。所述位线接触层30的材料可以是但不限于多晶硅材料。
可选的，所述位线接触层30的顶面与所述衬底隔离层202的顶面平齐。或者，所述位线接触层30的顶面低于所述衬底隔离层202的底面。
本具体实施方式在形成所述位线层之前，先将所述位线接触层30形成于所述基底20内部，且所述位线接触层30的相对两侧预先形成了所述接触区隔离层28，从而能够有效避免后续工艺对所述位线接触层30的损伤。
步骤S15，形成位于所述位线接触层30上的位线层321，如图2Q和图2R所示，图2R是图2Q的俯视结构示意图。
可选的，形成位于所述位线接触层30上的位线层321的具体步骤包括：
沉积扩散阻挡材料于所述位线接触层30和所述衬底隔离层202表面，形成初始扩散阻挡层31；
沉积第二导电材料于所述初始扩散阻挡层31表面，形成初始位线层32；
沉积盖层材料于所述初始位线层32表面，形成初始位线盖层33；
形成第二掩模层34于所述初始位线盖层33上，所述第二掩模层34中具有暴露所述初始位线盖层33的第二刻蚀窗口；
沿所述第二刻蚀窗口刻蚀所述初始位线盖层33、所述初始位线层32和所述初始扩散阻挡层31，形成位于所述位线接触层30上的扩散阻挡层311、位于所述扩散阻挡层311上的位线层321、以及位于所述位线层321上的位线盖层331。
具体来说，沿垂直于所述衬底201的方向依次形成所述初始扩散阻挡层31、所述初始位线层32、所述初始位线盖层33、所述第二掩模层34、第四掩模层35和图案化的第二光阻层36。所述第二光阻层36中具有暴露所述第四掩模层35的第二开口361，如图2O和图2P所示，图2P是图2O的俯视结构示意图。沿所述第二开口361向下刻蚀所述第四掩模层35、所述第二掩模层34、所述初始位线盖层33、所述初始位线层32和所述初始扩散阻挡层31，残留于位于所述位线接触层30上的所述初始扩散阻挡层作为扩散阻挡层311、残留于所述扩散阻挡层311上的初始位线层作为位线层321、残留于所述位线层321上的所述初始位线盖层作为位线盖层331，去除所述第二掩模层34、所述第四掩模层35和所述第二光阻层36之后，得到如图2Q和图2R所示的结构。所述位线接触层30、所述扩散阻挡层311、所述位线层321和所述位线盖层331共同构成位线结构。本具体实施方式由于预先形成了所述位线接触层30，在刻蚀形成所述位线层321的过程中，以所述衬底隔离层202作为刻蚀截止层，无需刻蚀到所述衬底201内部，极大的简化了半导体结构的制程步骤，降低了半导体结构的制造难度。
可选的，形成位于所述位线接触层30上的扩散阻挡层311、位于所述扩散阻挡层311上的位线层321、以及位于所述位线层321上的位线盖层331之后，还包括如下步骤：
形成覆盖所述扩散阻挡层311侧壁、所述位线层321侧壁、所述位线盖层331侧壁和顶面、以及所述衬底隔离层202表面的位线隔离层37，如图2S所示。
可选的，所述位线隔离层37与所述接触区隔离层28的材料相同。
可选的，形成覆盖所述扩散阻挡层311侧壁、所述位线层321侧壁、所述位线盖层331侧壁和顶面、以及所述衬底隔离层202表面的位线隔离层37的具体步骤包括：
沉积第一介质材料于所述扩散阻挡层311侧壁、所述位线层321侧壁、所述位线盖层331侧壁和顶面、以及所述衬底隔离层202表面，形成第一子位线隔离层371；
沉积第二介质材料于所述第一子位线隔离层371表面，形成第二子位线隔离层372；
沉积第三介质材料于所述第二子位线隔离层372表面，形成第三子位线隔离层373。
为了降低所述半导体结构内部的寄生电容，同时确保所述位线隔离层37的电性隔离效果，所述第一子位线隔离层371的材料可以和所述第三子位线隔离层373的材料相同，所述第一子位线隔离层371的致密度大于所述第二子位线隔离层372的致密度，且所述第二子位线隔离层372的介电常数小于所述第一子位线隔离层371的介电常数。可选的，所述第一介质材料和所述第三介质材料均为氮化物材料(例如氮化硅)，所述第二介质材料为氧化物材料(例如二氧化硅)。
不仅如此，本具体实施方式还提供了一种半导体结构，附图3是本发明具体实施方式提供的半导体结构的示意图。本具体实施方式提供的半导体结构可以采用如图1、图2A-图2S所示的半导体结构的形成方法形成。如图2A-图2S以及图3所示，所述半导体结构包括：
基底20，所述基底20内具有多个位线接触区21以及位于相邻所述位线接触区21之间的隔离区22；
凹槽27，位于所述基底20内，所述凹槽27的底部暴露所述位线接触区21以及与所述位线接触区21相邻的所述隔离区22；
接触区隔离层28，覆盖所述凹槽27的侧壁；
位线接触层30，覆盖所述接触区隔离层28表面并填充所述凹槽27，所述位线接触层30与所述凹槽27底部的所述位线接触区21接触，且所述位线接触层30的顶面与所述基底20的顶面平齐或者所述位线接触层30的顶面低于所述基底20的顶面；
位线层321，位于所述位线接触层30上。
可选的，所述基底20包括衬底201以及位于所述衬底201表面的衬底隔离层202；
所述位线接触层30的顶面与所述衬底隔离层202的顶面平齐。
可选的，所述凹槽27的底部暴露所述位线接触区21、以及位于所述位线接触区21相对两侧且与所述位线接触区21相邻的所述隔离区22。
可选的，在沿平行于所述基底20的方向上，所述凹槽27未贯穿所述隔离区22。
可选的，所述接触区隔离层28为单层结构或者多层结构。
可选的，所述接触区隔离层28包括：
第一子接触区隔离层281，覆盖于所述凹槽27侧壁；
第二子接触区隔离层282，覆盖于所述第一子接触区隔离层281表面；
第三子接触区隔离层283，覆盖于所述第二子接触区隔离层282表面。
可选的，所述半导体结构还包括：
扩散阻挡层311，位于所述位线接触层30与所述位线层321之间；
位线盖层331，位于所述位线层321上；
位线隔离层37，覆盖于所述扩散阻挡层311侧壁、所述位线层321侧壁、所述位线盖层331侧壁和顶面、以及所述衬底隔离层202表面。
可选的，所述位线隔离层37与所述接触区隔离层28的材料相同。
可选的，所述位线隔离层37包括：
第一子位线隔离层371，覆盖于所述扩散阻挡层311侧壁、所述位线层321侧壁、所述位线盖层331侧壁和顶面、以及所述衬底隔离层202表面；
第二子位线隔离层372，覆盖于所述第一子位线隔离层371表面；
第三子位线隔离层373，覆盖于所述第二子位线隔离层372表面。
本具体实施方式提供的半导体结构及其形成方法，通过在基底上形成位线层之前刻蚀衬基底，形成底部暴露所述位线接触区以及与所述位线接触区相邻的所述隔离区的凹槽，可以精确控制所述凹槽的尺寸，避免了对基底内有源区侧壁的损伤。而且，位线接触层是通过填充工艺形成于所述凹槽内，不仅可以确保位线接触层侧壁形貌的完整性，而且可以避免后续工艺对位线接触层的损伤，从而可以有效减少甚至是避免位线漏电的问题。另外，通过在凹槽侧壁形成接触区隔离层，可以防止位线接触层与电容接触层之间短路。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (23)

1.一种半导体结构的形成方法，其特征在于，包括如下步骤：
提供基底，所述基底内具有多个位线接触区以及位于相邻所述位线接触区之间的隔离区；
于所述基底内形成凹槽，所述凹槽的底部暴露所述位线接触区以及与所述位线接触区相邻的所述隔离区；
形成至少覆盖所述凹槽侧壁的接触区隔离层；
形成覆盖所述接触区隔离层表面并填充所述凹槽的位线接触层，所述位线接触层与所述凹槽底部的所述位线接触区接触；
形成位于所述位线接触层上的位线层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底以及位于所述衬底表面的衬底隔离层；于所述基底内形成凹槽的具体步骤包括：
形成覆盖所述衬底隔离层表面的第一掩模层，所述第一掩模层中具有暴露所述衬底隔离层的第一刻蚀窗口；
沿所述第一刻蚀窗口刻蚀所述衬底隔离层和所述衬底，形成所述凹槽。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述凹槽的底部暴露所述位线接触区、以及位于所述位线接触区相对两侧且与所述位线接触区相邻的所述隔离区。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，在沿平行于所述基底的方向上，所述凹槽未贯穿所述隔离区。
5.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成覆盖所述凹槽侧壁的接触区隔离层的具体步骤包括：
沉积隔离材料于所述凹槽内壁和所述衬底隔离层表面，形成接触区隔离层；去除所述衬底隔离层表面和所述凹槽底部的所述接触区隔离层。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述接触区隔离层为单层结构或者多层结构。
7.根据权利要求5所述的半导体结构的形成方法，其特征在于，形成接触区隔离层的具体步骤包括：
沉积第一绝缘材料于所述凹槽内壁和所述衬底隔离层表面，形成第一子接触区隔离层；
沉积第二绝缘材料于所述第一子接触区隔离层表面，形成第二子接触区隔离层；
沉积第三绝缘材料于所述第二子接触区隔离层表面，形成第三子接触区隔离层。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一绝缘材料和所述第三绝缘材料均为氮化物材料，所述第二绝缘材料为氧化物材料。
9.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成覆盖所述接触区隔离层表面并填充满所述凹槽的位线接触层的具体步骤包括：
沉积第一导电材料于所述接触区隔离层表面、所述衬底隔离层表面、并填充所述凹槽，形成位线接触层；
去除覆盖于所述衬底隔离层表面的所述位线接触层。
10.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述位线接触层的顶面与所述衬底隔离层的顶面平齐。
11.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成位于所述位线接触层上的位线层的具体步骤包括：
沉积扩散阻挡材料于所述位线接触层和所述衬底隔离层表面，形成初始扩散阻挡层；
沉积第二导电材料于所述初始扩散阻挡层表面，形成初始位线层；
沉积盖层材料于所述初始位线层表面，形成初始位线盖层；
形成第二掩模层于所述初始位线盖层上，所述第二掩模层中具有暴露所述初始位线盖层的第二刻蚀窗口；
沿所述第二刻蚀窗口刻蚀所述初始位线盖层、所述初始位线层和所述初始扩散阻挡层，形成位于所述位线接触层上的扩散阻挡层、位于所述扩散阻挡层上的位线层、以及位于所述位线层上的位线盖层。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成位于所述位线接触层上的扩散阻挡层、位于所述扩散阻挡层上的位线层、以及位于所述位线层上的位线盖层之后，还包括如下步骤：
形成覆盖所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面的位线隔离层。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述位线隔离层与所述接触区隔离层的材料相同。
14.根据权利要求12所述的半导体结构的形成方法，其特征在于，形成覆盖所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面的位线隔离层的具体步骤包括：
沉积第一介质材料于所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面，形成第一子位线隔离层；
沉积第二介质材料于所述第一子位线隔离层表面，形成第二子位线隔离层；沉积第三介质材料于所述第二子位线隔离层表面，形成第三子位线隔离层。
15.一种半导体结构，其特征在于，包括：
基底，所述基底内具有多个位线接触区以及位于相邻所述位线接触区之间的隔离区；
凹槽，位于所述基底内，所述凹槽的底部暴露所述位线接触区以及与所述位线接触区相邻的所述隔离区；
接触区隔离层，覆盖所述凹槽的侧壁；
位线接触层，覆盖所述接触区隔离层表面并填充所述凹槽，所述位线接触层与所述凹槽底部的所述位线接触区接触，且所述位线接触层的顶面与所述基底的顶面平齐或者所述位线接触层的顶面低于所述基底的顶面；
位线层，位于所述位线接触层上。
16.根据权利要求15所述的半导体结构，其特征在于，所述基底包括衬底以及位于所述衬底表面的衬底隔离层；
所述位线接触层的顶面与所述衬底隔离层的顶面平齐。
17.根据权利要求15所述的半导体结构，其特征在于，所述凹槽的底部暴露所述位线接触区、以及位于所述位线接触区相对两侧且与所述位线接触区相邻的所述隔离区。
18.根据权利要求17所述的半导体结构，其特征在于，在沿平行于所述基底的方向上，所述凹槽未贯穿所述隔离区。
19.根据权利要求17所述的半导体结构，其特征在于，所述接触区隔离层为单层结构或者多层结构。
20.根据权利要求16所述的半导体结构，其特征在于，所述接触区隔离层包括：
第一子接触区隔离层，覆盖于所述凹槽侧壁；
第二子接触区隔离层，覆盖于所述第一子接触区隔离层表面；
第三子接触区隔离层，覆盖于所述第二子接触区隔离层表面。
21.根据权利要求16所述的半导体结构，其特征在于，还包括：
扩散阻挡层，位于所述位线接触层与所述位线层之间；
位线盖层，位于所述位线层上；
位线隔离层，覆盖于所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面。
22.根据权利要求21所述的半导体结构，其特征在于，所述位线隔离层与所述接触区隔离层的材料相同。
23.根据权利要求21所述的半导体结构，其特征在于，所述位线隔离层包括：
第一子位线隔离层，覆盖于所述扩散阻挡层侧壁、所述位线层侧壁、所述位线盖层侧壁和顶面、以及所述衬底隔离层表面；
第二子位线隔离层，覆盖于所述第一子位线隔离层表面；
第三子位线隔离层，覆盖于所述第二子位线隔离层表面。
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KR20120067126A (ko) * 2010-12-15 2012-06-25 에스케이하이닉스 주식회사 반도체 소자 및 반도체 소자의 제조 방법
CN108269805B (zh) * 2016-12-30 2021-06-08 联华电子股份有限公司 半导体存储装置以及其制作方法
CN108470710B (zh) * 2017-02-23 2019-09-17 联华电子股份有限公司 一种形成半导体存储装置的方法
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