JP3961223B2 - メモリセル装置およびその製造方法 - Google Patents
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Description
本発明は、メモリセル装置およびその製造方法に関する。
【0002】
そのような方法は、例えばS.Nakamuraの”Giga-bit DRAM cells with low capacitance and low resistance bit-lines on buried MOSFET's and capacitors by using bonded SOI technology - Reversed-Stacked-Capacitor (RSTC) Cell -" (IEDM 95,889)に記載されている。その方法によって形成されるメモリセル装置はDRAMセル装置、つまり、ダイナミックランダムアクセスタイプのメモリセル装置である。メモリセル装置のメモリセルは、トランジスタ及びコンデンサを備えており、そこにメモリセルの情報が電荷の形で記憶される。コンデンサは、ワード線を介してトランジスタを制御する際に、コンデンサの電荷がビット線を介して読出されるように、トランジスタに接続されている。基板の第1の表面にプレーナトランジスタが形成され、その上にコンデンサが形成される。コンデンサの上にBPSGがデポジションされ、研磨される。その結果、平坦な表面が形成される。この表面にて、基板は支持基板に接合される。さらに、第1の表面に対向する、基板の第2の表面が、トランジスタを囲むアイソレーション構造部が露出されるまで、除去される。熱酸化の後、アイソレーション材料がデポジションされる。アイソレーション材料のなかに、トランジスタのソース/ドレイン領域に対するコンタクト孔が形成される。アイソレーション材料の上にビット線が形成される。ビット線の一部がコンタクト孔に配置されており、ソース/ドレイン領域に接している。
【0003】
本発明の課題は、従来の技術水準のプロセスよりも高い信頼度で製造できるメモリセル装置を提供することである。さらに、そのようなメモリセル装置の製造方法を提供する。
【0004】
上記課題は本発明により、
第1の表面および該第1の表面に対向して配置された第2の表面を有する基板を有し、
ビット線を有し、
前記ビット線に接続され前記第1の表面上に接して配置されたMOSトランジスタを有し、
電極を備え、前記基板の第2の表面上に接して配置されたコンデンサを有し、
基板内に配置され前記MOSトランジスタにコンデンサを接続するコンタクトを有し、該コンタクト上に接して前記コンデンサの電極が配置されており、
前記第2の表面に接して配置されたアイソレーション層を有し、前記コンタクト及び前記アイソレーション層は平坦化された表面を形成している、
メモリセル装置により解決される。
【0005】
さらに上記課題は本発明により、
第1の表面および該第1の表面に対向して配置された第2の表面を有する基板を設けるステップと、
基板内にコンタクトを形成するステップと、
前記基板の第1の表面に接して、MOSトランジスタ及びこれに接続されているビット線を形成するステップと、
基板の第2の表面における基板の材料層を除去して、新たな第2の表面を形成するステップと、
基板の第2の表面上に接してアイソレーション材料をデポジションするステップと、
アイソレーション材料およびコンタクトを平坦化し、そのことにより、平坦な表面を得るステップと、
コンタクトの平坦な表面上に接してコンデンサの第1の電極を形成し、コンデンサ誘電体およびコンデンサの第2の電極をデポジションするステップ
とを有する、
メモリセル装置の製造方法により解決される。
【0006】
コンデンサの形成方法がMOSトランジスタに与える影響は僅かである、なぜならMOSトランジスタは、コンデンサとは、基板の別の側に配置されているからである。したがって、本発明により、例えば材料の選択およびプロセスステップの選択に関して、コンデンサを形成するうえで種々の自由が実現される。従来の技術水準のプロセスに比して信頼度が高まっている。
【0007】
メモリセル装置の実装密度を高めるために、有利には、まずコンタクトを、該コンタクトがMOSトランジスタおよびビット線よりも基板のなかに深く達するように、第1の表面に形成し、引き続いて、コンタクトが露出されるまで、基板の第2の表面を除去し、さらに第2の表面においてコンタクト上にコンデンサを形成する。
【0008】
コンタクトを露出することにより、該コンタクトの位置が検知できる、その結果、コンデンサをMOSトランジスタに対して正確にアライメントすることができる。したがって、メモリセル装置が高い実装密度で形成できる。
【0009】
コンデンサの容量を大きくするために、コンデンサ誘電体が配置されている、コンデンサ電極の表面はできるだけ大きくなっている。DRAMセル装置の実装密度をできるだけ大きくするために、コンデンサの空間的スペースはできるだけ小さくなっている。2つの利点は、コンデンサ電極の表面がミアンダ状蛇行部及び/又は湾入部を有すると、得られる。
【0010】
コンデンサの容量を高めるために、コンデンサ誘電体は有利には、20より大きい誘電率を有する。例えば、コンデンサ誘電体は、例えばチタン酸バリウムストロンチウムのような強誘電体またはTa2O5から成る。
【0011】
コンタクトが、MOSトランジスタの第1のソース/ドレイン領域をコンデンサのコンデンサ電極に接続する。MOSトランジスタの第2のソース/ドレイン領域がビット線に接続されている。MOSトランジスタのゲート電極がワード線に接続されており、該ワード線はビット線を横切る方向に延びている。ビット線は例えば基板の第1の表面にわたって延在している。
【0012】
MOSトランジスタは、プレーナトランジスタとして構成することができる。
【0013】
メモリセル装置の実装密度を高めるために、MOSトランジスタは有利には、縦型トランジスタとして形成される。第1のソース/ドレイン領域は、例えば第2のソース/ドレイン領域の下方に配置されている。第1のソース/ドレイン領域は、コンタクトと側方で接する。
【0014】
第1のソース/ドレイン領域を第2のソース/ドレイン領域の上に形成することは、本発明の範囲内とする。
【0015】
有利には、第1の表面にコンタクト孔が形成される。コンタクトを形成するために、導電性材料がデポジションされて、コンタクト孔が完全には充填されないように、エッチバックされる。コンタクトの上面の深さは次のように定められる、すなわち、コンタクトは第1のソース/ドレイン領域に接しており、該第1のソース/ドレイン領域は、基板の一部であり、第2のソース/ドレイン領域の下方に配置されている。コンタクトを形成する前に、コンタクト孔にアイソレーションが設けられる、したがって、コンタクトは残りの基板とアイソレーションされている。コンタクト孔において、コンタクトの上に、コンタクトおよび基板と絶縁された、MOSトランジスタのゲート電極が形成される。第2のソース/ドレイン領域が同様に、基板の一部として形成され、コンタクト孔と側方で接する。
【0016】
これに代わる方法として、ゲート電極が、コンタクト孔とは異なった、基板の凹部に形成される。
【0017】
有利には、コンタクトは、基板の第2の表面から突出している。この場合、アイソレーション材料がデポジションされて、コンタクトが露出されるまで除去されることにより、コンデンサ電極の形成の際に、基板とコンタクトとの間の短絡が非常に簡単に回避できる。次いで、基板がアイソレーション材料で覆われ、コンデンサ電極は、該コンデンサ電極が基板に接することなく、アイソレーション材料上およびコンタクト上に形成される。
【0018】
次に、コンタクトが基板の第2の表面から突出することが実現される1つの方法を説明する。コンタクトが露出されるまで、基板が除去された後、コンタクトは基板に対して選択的にエッチングされ、その結果、凹部が形成される。凹部は補助構造部で充填され、その結果、補助構造部はコンタクトを覆う。このため、材料がデポジションされて、基板が露出されるまで除去される。引き続いて、基板が補助構造部に対して選択的にエッチングされ、その結果、補助構造部およびコンタクトの一部が突出する。次いで、アイソレーション材料がデポジションされる、そして、補助構造部が除去され、したがってコンタクトが露出されるまで、該アイソレーション材料は補助構造部と共に取り除かれる。アイソレーション材料およびコンタクトの表面は、平坦な面を形成する。同時に、コンタクトは基板の第2の表面から突出している。
【0019】
基板はシリコンから形成することができる。コンタクトは、ドーピングされた多結晶シリコンから形成することができる。コンタクトの選択的エッチングを行うためにエッチング剤として、例えば、HF、HNO3ならびにCH3COOHから成る溶液が適している。
【0020】
次に本発明を実施の形態に基づき図を用いて詳細に説明する。
【0021】
図1は、第1の層、第2の層、第3の層、第4の層ならびに分離構造部が形成された後の基板の断面略図を示す。
【0022】
図2は、第4の層が除去されて第1の補助構造部が形成された後の、図1に示した断面図である。
【0023】
図3は、コンタクト孔、アイソレーション、トランジスタの上部ソース/ドレイン領域ならびにコンタクトが形成された後の、図2に示した断面図に対して垂直な断面略図である。
【0024】
図4は、ゲート絶縁体、下部ソース/ドレイン領域、ワード線、保護層、スペーサ、第1のアイソレーション層(図示せず)、ビット線ならびに第2のアイソレーション層が形成された後の、図3に示した断面図である。
【0025】
図5は、コンタクトが露出されて凹部及び補助構造部が形成された後の、図4に示した断面図である。
【0026】
図6は、第3のアイソレーション層が形成されて補助構造部が除去された後の、図5に示した断面図である。
【0027】
図7は、コンデンサのコンデンサ電極、コンデンサ誘電体、およびコンデンサプレートが形成された後の、図6に示した断面図である。
【0028】
これらの図は、縮尺どおりではない。
【0029】
実施例において出発となる材料として、pドーピングされた、シリコンから成る基板Sが設けられており、これは、該基板Sの第1の表面O1に接している層では、約1018cm- 3のドーピング濃度でpドーピングされている。第1の表面O1の上に、熱酸化により約20nmの厚さのSiO2から成る第1の層が形成される。その上に、約100nmの厚さのシリコン窒化物から成る第2の層がデポジションされ、その上に、CVD方法により約800nmの厚さのSiO2から成る第3の層3がデポジションされ、その上に約100nmの厚さのシリコン窒化物から成る第4の層4がデポジションされる(図1参照)。
【0030】
第1のストリップ状のフォトレジストマスクを用いて(図示せず)、第4の層4、第3の層3、第2の層2、第1の層1ならびに基板Sが異方性エッチングされる。その結果、基板Sに約300nmの深さの第1のトレンチが形成され、第1のトレンチは、約100nmの幅であり、相互に約100nmの間隔を有している。エッチング剤として、例えばCF4、CHF3、C2F6ならびにHBrが適しており、これらはエッチングすべき材料に相応して組合される。
【0031】
SiO2が約200nmの厚さで一様にデポジションされて、第4の層4の上面が露出されるまで化学的機械研磨によって平坦化されることにより、第1のトレンチに分離構造部Tが形成される。引き続いて、SiO2が、分離構造部Tの上面が第3の層3の上面の下方に位置するまで、シリコン窒化物に対して選択的にエッチバックされる(図1参照)。
【0032】
引き続き、シリコン窒化物がデポジションされて、第3の層3の上面が露出されるまで、該シリコン窒化物は化学的機械研磨により平坦化される。このようにして、分離構造部Tの上に、シリコン窒化物から成る第1の補助構造部Qが形成される(図2参照)。
【0033】
ストリップ状の第2のフォトレジストマスクを用いて(図示せず)、第2の層2が部分的に露出されるまで、SiO2が例えばC4F6、COを用いてシリコン窒化物に対して選択的にエッチングされる。このストリップ状の第2のフォトレジストマスクのストリップは、第1のフォトレジストマスクのストリップを横切る方向に延在しており、約100nmの幅であり、相互に約100nmの間隔を有している。引き続いて、シリコン窒化物がエッチングされて、第1の補助構造部Qおよび第2の層2の露出部分が除去される。シリコンをSiO2に対して選択的にエッチングすることにより、エッチングプロセスの有限の選択性に基づき、まず、第1の層1が部分的に分離され、引き続き、コンタクト孔Lが形成される。その際、分離構造部Tおよび第3の層3が厚いマスクとして作用する。コンタクト孔Lは約5000nmの深さである(図3参照)。
【0034】
熱酸化により、コンタクト孔Lに約15nmの厚さのアイソレーションIが形成される(図3参照)。
【0035】
引き続いて、in situドーピングされた多結晶シリコンが約50nmの厚さでデポジションされ、第2の層2が露出されるまで化学的機械研磨により平坦化される。その際、第3の層3が取り除かれて、分離構造部Tが幾分除去される。引き続き、多結晶シリコンが約470nmの深さでエッチバックされる。
【0036】
第3のフォトレジストマスクを用いて(図示せず)、コンタクト孔Lの第1の側壁にてアイソレーションIの部分が除去される(図3参照)。
【0037】
引き続いて、in situドーピングされた多結晶シリコンが約50nmの厚さでデポジションされて、第2の層2が露出されるまで化学的機械研磨により平坦化される。
【0038】
第1の層1の下方に、n型ドーピングイオンでインプランテーションすることにより、基板Sに約30nmの厚さで、縦型トランジスタの上部ソース/ドレイン領域S/D2が形成される(図3参照)。分離構造部Tおよびコンタクト孔Lのために、上部ソース/ドレイン領域S/D2は、約100nmの側方長を有する正方形の水平な断面を有する。相互に隣接した上部ソース/ドレイン領域S/D2は、分離構造部Tによって又はコンタクト孔Lによって、互いに隔てられている。
【0039】
引き続いて、多結晶シリコンが第1の表面O1の下方に約300nmの深さまでエッチバックされ、その結果、コンタクト孔LにコンタクトKが形成される。該コンタクトKは、コンタクト孔Lの第1の側壁にて基板Sと接している(図3参照)。
【0040】
引き続き、第2の層2が例えば高温のリン酸を用いて除去される。
【0041】
熱酸化により、ゲート絶縁体Gdがコンタクト孔Lの第1の側壁に形成される。ゲート絶縁体GdはまたコンタクトKを覆っている(図4参照)。熱酸化はアニールステップとして作用し、これにより、ドーピング材がコンタクトKから基板Sに拡散して、そこで、トランジスタの下部ソース/ドレイン領域S/D1を形成する(図4参照)。
【0042】
引き続いて、in situドーピングされた多結晶シリコンが約60nmの厚さでデポジションされ、その結果、コンタクト孔Lが充填される。その上に、タングステン珪化物が約50nmの厚さでデポジションされる。その上に、約100nmの厚さのシリコン窒化物から成る保護層5がデポジションされる。
【0043】
ストリップ状の第4のフォトレジストマスクを用いて(図示せず)、ゲート絶縁体Gdが露出されるまで、保護層5、タングステン珪化物および多結晶シリコンがエッチングされる。このストリップ状の第4のフォトレジストマスクのストリップは、分離構造部Tを横切る方向に延在している。この構成により、タングステン珪化物および多結晶シリコンからワード線Wが形成され、該ワード線は保護層Sにより覆われている(図4参照)。ワード線Wは約100nmの幅であり、相互に約100nmの間隔を有している。ワード線Wはコンタクト孔Lに対してずらして配置されており、そのため、ワード線Wの第1の部分は、ストリップ状の水平な断面を有しており、第1の層1によって覆われた上部ソース/ドレイン領域S/D2の部分にわたって延在している。ワード線Wの第2の部分は、コンタクト孔Lにおいてその第1の側壁に配置されている。
【0044】
コンタクト孔Lのなかにアイソレーション構造部I1を形成するために、SiO2が約50nmの厚さでデポジションされて、第1の層1が露出されるまでエッチバックされる。該第1の層はその厚さにより、良好にエッチングできない。
【0045】
ワード線Wを被覆して隔離するために、シリコン窒化物が約15nmの厚さでデポジションされて、異方性エッチバックされることにより、スペーサSpが形成される(図4参照)。
【0046】
約300nmの厚さの第1のアイソレーション層(図示せず)を形成するために、SiO2がデポジションされて、平らな面が生ずるまで、SiO2は化学的機械研磨により平坦化される。
【0047】
ストリップ状の第5のフォトレジストマスクを用いて(図示せず)、SiO2がエッチングされる。このストリップ状の第5のフォトレジストマスクのストリップは、分離構造部Tにわたって配置されている。SiO2は、上部ソース/ドレイン領域S/D2が露出されて、第1のアイソレーション層に第2のトレンチが形成されるまで、エッチングされる。この第2のトレンチは、ワード線Wの間の領域で特に深い。このとき、ゲート絶縁体Gdの部分が除去される。その際、保護層5およびスペーサSpがワード線Wを保護する。
【0048】
ビット線Bを形成するために、まず、in situドーピングされた多結晶シリコンが約50nmの厚さでデポジションされて、保護層5の上に約30nmの多結晶シリコンが設けられるまで、該in situドーピングされた多結晶シリコンはエッチバックされる。引き続いて、チタン及びチタン窒化物が約20nmの厚さで、ならびにタングステンが約60nmの厚さでデポジションされて、第1のアイソレーション層が露出されるまで化学的機械研磨により平坦化される。その結果、第2のトレンチにおいてセルフアライメントされて、タングステン、チタン、チタン窒化物および多結晶シリコンからビット線Bが形成される(図4参照)。ビット線Bの第1の部分は、ワード線Wを横切る方向に延在するストリップを形成し、ビット線の第2の部分は、相互に隣接したワード線Wの間に配置されており、上部ソース/ドレイン領域S/D2に接する。
【0049】
第2のアイソレーション層I2を形成するために、SiO2がデポジションされて、第2のアイソレーション層I2が平坦な表面を有するまで化学的機械研磨がなされる(図4参照)。
【0050】
引き続いて、ビット線Bが基板Sと支持基板(図示せず)との間に配置されるように、基板Sは支持基板に接合される。
【0051】
第1の表面O1に対向する、基板の第2の表面O2が、コンタクトKが露出されるまで、化学的機械研磨により除去される。
【0052】
引き続いて、多結晶シリコンがシリコンに対して選択的に約30nmの深さでエッチングされ、そのため、凹部Vが形成される。シリコン窒化物が約50nmの厚さでデポジションされて、基板Sが露出されるまで化学的機械研磨により平坦化されることによって、凹部Vは別の補助構造部Hで充填される(図5参照)。
【0053】
引き続いて、基板Sはシリコン窒化物に対して選択的に約60nmの深さでエッチバックされる。その結果、補助構造部H及びコンタクトKの部分が突出する。
【0054】
第3のアイソレーション層I3を形成するために、SiO2が約50nmの厚さでデポジションされ、補助構造部Hが除去されてコンタクトKが露出されるまで、SiO2は化学的機械研磨により平坦化される(図6参照)。
【0055】
引き続いて、タングステン窒化物が約1000nmの厚さでデポジションされ、第6のフォトレジストマスクを用いて次のように構造化される。すなわち、タングステン窒化物から、コンデンサのシリンダ状のコンデンサ電極P1が形成され、該コンデンサ電極はコンタクトKに接している(図7参照)。
【0056】
コンデンサ電極P1を覆うコンデンサ誘電体Kdを形成するために、Ta2O5が約10nmの厚さで被着される(図7参照)。
【0057】
引き続いて、TiNが約100nmの厚さでデポジションされ、その結果、コンデンサ誘電体Kdの上にコンデンサプレートP2が形成される。該コンデンサプレートは、コンデンサの共通な別のコンデンサ電極として用いられる(図7参照)。
【0058】
実施例では、DRAMセル装置が形成される。メモリセルは縦形トランジスタの1つ及びコンデンサの1つを備えており、これはトランジスタに対して直列に接続されている。コンタクト孔Lの第1の側壁に配置されているワード線Wの部分は、トランジスタのゲート電極として作用する。トランジスタのチャネル領域は、上部ソース/ドレイン領域S/D2と下部ソース/ドレイン領域S/D1との間に配置されている基板Sの部分である。
【0059】
本発明の範囲内とする実施例の種々のバリエーションが考えられる。したがって、層、凹部、トレンチならびに構造部の寸法はその都度の必要条件に適合することができる。同様のことが材料の選択にも云える。
【0060】
第2のアイソレーション層I2において、金属化面を形成することができる。
【図面の簡単な説明】
【図1】 第1の層、第2の層、第3の層、第4の層ならびに分離構造部が形成された後の基板の断面略図を示す。
【図2】 第4の層が除去されて第1の補助構造部が形成された後の、図1に示した断面図である。
【図3】 コンタクト孔、アイソレーション、トランジスタの上部ソース/ドレイン領域ならびにコンタクトが形成された後の、図2に示した断面図に対して垂直な断面略図である。
【図4】 ゲート絶縁体、下部ソース/ドレイン領域、ワード線、保護層、スペーサ、第1のアイソレーション層(図示せず)、ビット線ならびに第2のアイソレーション層が形成された後の、図3に示した断面図である。
【図5】 コンタクトが露出されて凹部及び補助構造部が形成された後の、図4に示した断面図である。
【図6】 第3のアイソレーション層が形成されて補助構造部が除去された後の、図5に示した断面図である。
【図7】 コンデンサのコンデンサ電極、コンデンサ誘電体、およびコンデンサプレートが形成された後の、図6に示した断面図である。
Claims (6)
- 第1の表面(O1)および該第1の表面に対向して配置された第2の表面(O2)を有する基板(S)を有し、
ビット線(B)を有し、
前記ビット線に接続され前記第1の表面(O1)上に接して配置されたMOSトランジスタを有し、
電極を備え、前記基板の第2の表面(O2)上に接して配置されたコンデンサを有し、
基板(S)内に配置され前記MOSトランジスタにコンデンサを接続するコンタクト(K)を有し、該コンタクト上に接して前記コンデンサの電極が配置されており、
前記第2の表面(O2)に接して配置されたアイソレーション層(I3)を有し、前記コンタクト及び前記アイソレーション層は平坦化された表面を形成している、
メモリセル装置。 - 第1の表面(O1)および該第1の表面に対向して配置された第2の表面(O2)を有する基板(S)を設けるステップと、
基板(S)内にコンタクト(K)を形成するステップと、
前記基板(S)の第1の表面(O1)に接して、MOSトランジスタ及びこれに接続されているビット線(B)を形成するステップと、
基板(S)の第2の表面(O2)における基板の材料層を除去して、新たな第2の表面(O2)を形成するステップと、
基板の第2の表面(O2)上に接してアイソレーション材料をデポジションするステップと、
アイソレーション材料およびコンタクトを平坦化し、そのことにより、平坦な表面を得るステップと、
コンタクト(K)の平坦な表面上に接してコンデンサの第1の電極(P1)を形成し、コンデンサ誘電体およびコンデンサの第2の電極(P2)をデポジションするステップ
とを有する、メモリセル装置の製造方法。 - 前記コンタクト(K)を前記第1の表面(O1)に次のように形成する、すなわち、該コンタクトは、前記MOSトランジスタおよび前記ビット線(B)よりも前記基板(S)のなかに深く達して、第2の平坦化された表面まで延びており、前記基板(S)の第2の表面(O2)の基板の材料層が、前記コンタクト(K)が露出されるまで除去され、そこで、新たに形成された第2の表面上に接して、前記コンデンサが前記コンタクト(K)の上に接して形成される、請求項2に記載の方法。
- 第2の表面にてコンタクト(K)を露出するステップと、
該コンタクトを前記基板(S)に対して選択的にエッチングし、その結果、凹部(V)を形成するステップと、
前記凹部(V)を補助構造部(H)で充填し、その結果、前記補助構造部(H)は前記コンタクト(K)を覆うステップと、
前記基板(S)の第2の表面を前記補助構造部(H)に対して選択的にエッチングし、その結果、前記補助構造部(H)および前記コンタクト(K)の一部が突出するステップと、
アイソレーション材料をデポジションし、前記補助構造部(H)が除去されるまで、前記アイソレーション材料を該補助構造部と共に取り除くステップ
とを有する、請求項3に記載の方法。 - 前記コンデンサのコンデンサ誘電体(Kd)がTa2O5又は強誘電体から形成される、請求項2から4までのいずれか1項記載の方法。
- 前記第1の表面(O1)内にコンタクト孔(L)を形成し、コンタクト(K)を形成するため、コンタクト孔(L)に導電性材料をデポジションし、コンタクト孔(L)が完全には充填されないように、エッチバックするステップと、
前記コンタクト孔(L)において、前記コンタクト(K)の上に、前記コンタクト(K)および前記基板(S)と絶縁された、MOSトランジスタのゲート電極を形成するステ ップと、
前記MOSトランジスタの第1のソース/ドレイン領域(S/D1)を、該ソース/ドレイン領域が基板(S)に埋込まれて、前記コンタクト(K)に接するように形成し、その結果、縦型MOSトランジスタが形成されるステップ
とを有する、請求項3から5までのいずれか1項記載の方法。
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