EP1186044A1 - Speicherzellenanordnung und verfahren zu deren herstellung - Google Patents

Speicherzellenanordnung und verfahren zu deren herstellung

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EP1186044A1
EP1186044A1 EP00926688A EP00926688A EP1186044A1 EP 1186044 A1 EP1186044 A1 EP 1186044A1 EP 00926688 A EP00926688 A EP 00926688A EP 00926688 A EP00926688 A EP 00926688A EP 1186044 A1 EP1186044 A1 EP 1186044A1
Authority
EP
European Patent Office
Prior art keywords
substrate
contact
produced
capacitor
memory cell
Prior art date
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Withdrawn
Application number
EP00926688A
Other languages
English (en)
French (fr)
Inventor
Josef Willer
Hans Reisinger
Till Schlösser
Reinhard Stengl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1186044A1 publication Critical patent/EP1186044A1/de
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench

Definitions

  • the invention relates to a memory cell arrangement and method for its production.
  • the memory cell arrangement generated by the method is a DRAM cell arrangement, that is to say a memory cell arrangement with dynamic random access.
  • a memory cell of the memory cell arrangement comprises a transistor and a capacitor, on which the information of the memory cell is stored in the form of a charge.
  • the capacitor is connected to the transistor in such a way that when the transistor is driven via a word line, the charge on the capacitor can be read out via a bit line.
  • the planar transistor and above that the capacitor are produced on a first surface of a substrate. BPSG is deposited and polished over the capacitor so that a planar surface is created. On this surface the substrate is covered with a
  • Carrier substrate connected. A second surface of the substrate opposite the first surface is then removed until an insulating structure that surrounds the transistor is exposed. After thermal oxidation, insulating material is deposited. A contact hole to a source / drain region of the transistor is created in the insulating material. A bit line is created on the insulating material. Part of the bit line is arranged in the contact hole and adjoins the source / drain region.
  • Memory cell arrangement in which a MOS transistor of a memory cell and a bit line connected to it are arranged on a first surface of a substrate.
  • a capacitor of the memory cell is arranged on a second surface of the substrate opposite the first surface.
  • a contact arranged in the substrate connects the capacitor to the MOS transistor.
  • the problem is further solved by a method for producing a memory cell arrangement, in which a MOS transistor of a memory cell and a bit line connected to it are produced on a first surface of a substrate. A second surface of the substrate opposite the first surface is removed. A capacitor of the memory cell is produced on the second surface. A contact is created in the substrate, which connects the capacitor to the MOS transistor.
  • the influence of the method for producing the capacitor on the MOS transistor is slight because the MOS transistor is arranged on a different side of the substrate than the capacitor.
  • the invention consequently allows many freedom for the production of the capacitors, for example with regard to the choice of materials and the choice of process steps. Process reliability is increased compared to the prior art.
  • the memory cell arrangement can consequently be produced with a high packing density.
  • Capacitor dielectric is arranged as large as possible. In order for the packing density of the DRAM cell arrangement to be as large as possible, the space requirement of the capacitor is as small as possible.
  • Capacitor dielectric preferably one
  • the capacitor dielectric consists of a ferroelectric, e.g. Barium strontium titanate, or from
  • the contact connects a first source / drain region of the MOS transistor to the capacitor electrode of the capacitor.
  • a second source / drain region of the MOS transistor is connected to a bit line.
  • a gate electrode of the MOS transistor is connected to a word line which runs transverse to the bit line.
  • the bit line can run, for example, over the first surface of the substrate.
  • the MOS transistor can be designed as a planar transistor. To increase the packing density of the memory cell arrangement, the MOS transistor is preferably produced as a vertical transistor.
  • the first source / drain region is arranged, for example, under the second source / drain region. The first source / drain region can laterally adjoin the contact.
  • a contact hole is preferably produced in the first surface.
  • conductive material is deposited and etched back in such a way that the contact hole is not completely filled.
  • the depth of an upper surface of the contact is dimensioned such that the contact adjoins the first source / drain region, which can be part of the substrate and is arranged under the second source / drain region.
  • the contact hole is provided with an insulation before the contact is made, so that the contact is insulated from the rest of the substrate.
  • a gate electrode of the MOS transistor which is insulated from the contact and substrate, is produced in the contact hole.
  • the second source / drain region is also produced as part of the substrate and is laterally adjacent to the contact hole.
  • the gate electrode is produced in a recess in the substrate which is different from the contact hole.
  • the contact preferably protrudes from the second surface of the substrate.
  • a short circuit between the substrate and the contact during the generation of the capacitor electrode can be avoided particularly easily by depositing and removing insulating material until the contact is exposed.
  • the substrate is then covered with the insulating material, and the capacitor electrode can be formed on the insulating material and on the contact without being adjacent to the substrate.
  • the contact is selectively etched to the substrate so that a recess is produced.
  • the recess is filled with an auxiliary structure so that the auxiliary structure covers the contact.
  • material is deposited and removed until the substrate is exposed.
  • the substrate is then selectively etched to the auxiliary structure, so that the auxiliary structure and part of the contact protrude.
  • the insulating material can now be deposited and removed together with the auxiliary structure until the auxiliary structure is removed and consequently the contact is exposed.
  • the insulating material and a surface of the contact form a planar surface. At the same time, the contact protrudes beyond the second surface of the substrate.
  • the substrate can consist of silicon.
  • the contact can consist of doped polysilicon.
  • a solution of HF, HNO3 and CH3COOH, for example, is suitable as an etchant for selectively etching the contact.
  • FIG. 1 shows a cross section through a substrate after a first layer, a second layer, a third layer, a fourth layer and separating structures have been produced.
  • FIG. 2 shows the cross section from FIG. 1 after the fourth layer has been removed and first auxiliary structures have been produced.
  • FIG. 3 shows a cross section through the substrate perpendicular to the cross section from FIG. 2, after contact holes, insulation, upper source / drain regions of transistors and contacts have been produced.
  • FIG. 4 shows the cross section from FIG. 3 after a gate dielectric, lower source / drain regions, word lines, a protective layer, spacers, a first insulating layer (not shown), bit lines and a second insulating layer have been produced.
  • FIG. 5 shows the cross section from FIG. 4 after the contacts have been exposed and depressions and auxiliary structures have been produced.
  • FIG. 6 shows the cross section from FIG. 5 after a third insulating layer has been produced and the auxiliary structures have been removed.
  • Figure 7 shows the cross section of Figure 6 after a
  • Capacitor electrode, a capacitor dielectric and a capacitor plate of capacitors were generated.
  • a p-doped substrate S made of silicon is provided as the starting material, which is p-doped in a layer adjacent to a first surface 01 of the substrate S with a dopant concentration of approximately 10 8 cm -3.
  • An approximately 20 nm thick first layer of SiO 2 is produced on the first surface 01 by thermal oxidation.
  • An approx. 100 nm thick second layer of silicon nitride is placed on top, a CVD process is used to cover an approx. 800 nm thick third layer 3 of SiO 2 and an approx. 100 nm thick fourth layer 4 deposited from silicon nitride (see Figure 1).
  • the fourth layer 4, the third layer 3, the second layer 2, the first layer 1 and the substrate S are etched anisotropically, so that first trenches approximately 300 nm deep in the substrate S. are generated that have a width of about 100 nm and distances of about 100 nm from each other.
  • Suitable etching agents are, for example, CF 4 , CHF 3 , CF 6 and HBr, which are combined in accordance with the material to be etched.
  • Separating structures T are produced in the first trenches in that SiO 2 conformally is deposited to a thickness of approximately 200 nm and is planarized by chemical mechanical polishing until an upper surface of the fourth layer 4 is exposed. SiO 2 is then selectively etched back to silicon nitride until an upper surface of the separating structures T lies below an upper surface of the third layer 3 (see FIG. 1).
  • Silicon nitride is then deposited and planarized by chemical mechanical polishing until the upper surface of the third layer 3 is exposed. In this way, first auxiliary structures Q are produced from the silicon nitride above the separating structures T (see FIG. 2).
  • the stripes of which run transversely to the stripes of the first photoresist mask are approximately 100 nm wide and are at intervals of approximately 100 nm
  • SiO 2 is selectively etched to silicon nitride with, for example, C4F5, CO, until the second layer 2 is partially exposed. Silicon nitride is then etched, so that the first auxiliary structures Q and exposed parts of the second layer 2 are removed.
  • the first is due to the finite selectivity of the etching process
  • Layer 1 is partially severed and contact holes L are then produced.
  • the separating structures T and the third layer 3 act as a thick mask.
  • the contact holes L are approximately 5000 nm deep (see FIG. 3).
  • the contact holes L are provided with an approximately 15 nm thick insulation I by thermal oxidation (see FIG. 3).
  • in-situ doped polysilicon is deposited to a thickness of approximately 50 nm and planarized by chemical mechanical polishing until the second layer 2 is exposed.
  • the third layer 3 is removed and the separating structures T are removed somewhat.
  • the polysilicon is etched back to a depth of approx. 470 nm.
  • in situ doped polysilicon with a thickness of approx. 50 nm is deposited and planarized by chemical-mechanical polishing until the second layer 2 is exposed.
  • upper source / dram regions S / D2 of vertical transistors approximately 30 nm thick are produced by implantation with n-doping ions in the substrate S (see FIG. 3). Because of the separating structures T and the contact holes L, the upper source / dram regions S / D2 have square horizontal cross sections with a side length of approximately 100 nm. Upper source / dram regions S / D2 which are adjacent to one another are separated from one another by the separating structures T or by the contact holes L.
  • the polysilicon is then etched back to a depth of approximately 300 nm below the first surface 01, so that contacts K are produced in the contact holes L, which contact the adjoin the first flanks of the contact holes L to the substrate S (see FIG. 3).
  • the second layer 2 is then removed using, for example, hot phosphoric acid.
  • a gate dielectric Gd is generated on the first flanks of the contact holes L by thermal oxidation.
  • the gate dielectric Gd also covers the contacts K (see FIG. 4).
  • the thermal oxidation acts as a tempering step, through which the dopant diffuses from the contacts K into the substrate S and forms lower source / drain regions S / D1 of the transistors there (see FIG. 4).
  • Polysilicon is then doped in situ in one
  • Tungsten silicide is deposited in a thickness of approx. 50 nm.
  • protective layer 5 made of silicon nitride is deposited.
  • the protective layer 5, tungsten silicide and polysilicon are etched using a strip-shaped fourth photoresist mask (not shown), the strips of which run transversely to the separating structures T, until the gate dielectric Gd is exposed.
  • Word lines W are thereby formed from the tungsten silicide and the polysilicon and are covered by the protective layer S (see FIG. 4).
  • the word lines W are approximately 100 nm wide and are at a distance of approximately 100 nm from one another.
  • the word lines W are arranged offset to the contact holes L, so that first parts of the word lines W have a strip-shaped horizontal cross section and run over parts of the upper source / drain regions S / D2 covered by the first layer 1.
  • Second parts of the word lines W are arranged in the contact holes L on their first flanks.
  • SiO 2 is deposited to a thickness of approximately 50 nm and etched back until the first layer 1, which is more difficult to etch due to its density, is exposed.
  • spacers Sp are produced by depositing silicon nitride in a thickness of approximately 15 nm and etching back anisotropically (see FIG. 4).
  • SiO 2 is deposited and planarized by chemical mechanical polishing until a flat surface is formed.
  • SiO 2 is etched until the upper source / drain regions S / D2 are exposed and second trenches are produced in the first insulating layer, which are formed in Areas between the word lines W are particularly deep. Parts of the gate dielectric Gd are removed. The protective layer 5 and the spacers Sp protect the word lines W.
  • in situ doped polysilicon is first deposited to a thickness of approximately 50 nm and etched back until approximately 30 nm of polysilicon lies over the protective layer 5. Then titanium and titanium nitride are deposited in a thickness of approx. 20 nm and tungsten in a thickness of approx. 60 nm and planarized by chemical-mechanical polishing until the first insulating layer is exposed, so that self-aligned in the second trenches from the tungsten , the Titan, the
  • Titanium nitride and the polysilicon bit lines B are generated (see Figure 4). Form first parts of bit lines B. Stripes that run across the word lines W and second parts of the bit lines B are arranged between adjacent word lines W and adjoin the upper source / drain regions S / D2.
  • SiO 2 is deposited and chemically-mechanically polished until the second insulating layer 12 has a planar surface (see FIG. 4).
  • the substrate S is connected to a carrier substrate (not shown) such that the bit lines B are arranged between the substrate S and the carrier substrate.
  • a second surface 02 of the substrate, opposite the first surface 01, is removed by chemical mechanical polishing until the contacts K are exposed.
  • polysilicon is etched selectively to silicon to a depth of approximately 30 nm, so that depressions V are produced.
  • the depressions V are filled with further auxiliary structures H by depositing silicon nitride in a thickness of approximately 50 nm and planarizing by chemical mechanical polishing until the substrate S is exposed (see FIG. 5).
  • the substrate S is then selectively etched back to silicon nitride to a depth of approximately 60 nm, so that the auxiliary structures H and parts of the contacts K protrude.
  • SiO 2 is deposited to a thickness of approximately 50 nm and planarized by chemical mechanical polishing until the auxiliary structures H are removed and the contacts K are exposed (see FIG. 6).
  • tungsten nitride is deposited in a thickness of approximately 100 nm and structured with the aid of a sixth photoresist mask in such a way that cylindrical capacitor electrodes P1 are produced from the tungsten nitride by capacitors which adjoin the contacts K (see FIG. 7).
  • TiN is deposited in a thickness of approximately 100 nm, so that a capacitor plate P2 is produced over the capacitor dielectric Kd, which serves as a common further capacitor electrode of the capacitors (see FIG. 7).
  • a DRAM cell arrangement is generated.
  • a memory cell includes one of the vertical transistors and one of the capacitors connected in series with the transistor.
  • Channel regions of the transistors are parts of the substrate S which are arranged between the upper source / drain regions S / D2 and the lower source / drain regions S / D1.
  • Metallization levels can be generated in the second insulating layer 12.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

An der ersten Oberfläche (01) des Substrats (S) wird ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung (B) erzeugt. Dann wird eine zweite, der ersten Oberfläche gegenüberliegende Oberfläche (02) des Substrats abgetragen. An der zweiten Oberfläche wird ein Kondensator der Speicherzelle erzeugt. Im Substrat wird ein Kontakt (K) erzeugt, der den Kondensator mit dem MOS-Transistor verbindet. Die Erfindung ermöglicht folglich viele Freiheiten für die Erzeugung der Kondensatoren, zum Beispiel hinsichtlich der Wahl von Materialien sowie der Wahl von Prozessschritten. Die Prozesssicherheit ist im Vergleich zum Stand der Technik erhöht.

Description

Beschreibung
Speicherzellenanordnung und Verfahren zu deren Herstellung
Die Erfindung betrifft eine Speicherzellenanordnung und Verfahren zu deren Herstellung.
Ein solches Verfahren ist beispielsweise in S. Nakamura, "Giga-bit DRAM cells with low capacitance and low resistance bit-lines on buried MOSFET's and capacitors by using bonded SOI technology - Reversed-Stacked-Capacitor (RSTC) Cell -", IEDM 95, 889 offenbart. Die durch das Verfahren erzeugte Speicherzellenanordnung ist eine DRAM-Zellenanordnung, das heißt eine Speicherzellenanordnung mit dynamischem wahlfreiem Zugriff. Eine Speicherzelle der Speicherzellenanordnung umfaßt einen Transistor und einen Kondensator, auf dem die Information der Speicherzelle in Form einer Ladung gespeichert wird. Der Kondensator ist so mit dem Transistor verbunden, daß bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann. An einer ersten Oberfläche eines Substrats werden der planare Transistor und darüber der Kondensator erzeugt. Über den Kondensator wird BPSG abgeschieden und poliert, so daß eine planare Fläche erzeugt wird. An dieser Fläche wird das Substrat mit einem
Trägersubstrat verbunden. Anschließend wird eine zweite, der ersten Oberfläche gegenüberliegende Oberfläche des Substrats abgetragen, bis eine isolierende Struktur, die den Transistor umgibt, freigelegt wird. Nach einer thermischen Oxidation wird isolierendes Material abgeschieden. In dem isolierenden Material wird ein Kontaktloch zu einem Source/Drain-Gebiet des Transistors erzeugt. Auf dem isolierenden Material wird eine Bitleitung erzeugt. Ein Teil der Bitleitung ist im Kontaktloch angeordnet und grenzt an das Source/Drain-Gebiet an. Der Erfindung liegt das Problem zugrunde, eine Speicherzellenanordnung anzugeben, die mit einer im Vergleich zum Stand der Technik erhöhten Prozeßsicherheit herstellbar ist. Ferner soll ein Verfahren zur Herstellung einer solchen Speicherzellenanordnung angegeben werden.
Dieses Problem wird gelöst durch eine
Speicherzellenanordnung, bei der an einer ersten Oberfläche eines Substrats ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung angeordnet sind. An einer zweiten, der ersten Oberfläche gegenüberliegenden Oberfläche des Substrats ist ein Kondensator der Speicherzelle angeordnet. Ein im Substrat angeordneter Kontakt verbindet den Kondensator mit dem MOS-Transistor.
Das Problem wird ferner gelöst durch ein Verfahren zur Herstellung einer Speicherzellenanordnung, bei dem an einer ersten Oberfläche eines Substrats ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung erzeugt werden. Eine zweite, der ersten Oberfläche gegenüberliegende Oberfläche des Substrats wird abgetragen. An der zweiten Oberfläche wird ein Kondensator der Speicherzelle erzeugt. Im Substrat wird ein Kontakt erzeugt, der den Kondensator mit dem MOS-Transistor verbindet.
Der Einfluß des Verfahrens zur Erzeugung des Kondensators auf den MOS-Transistor ist geringfügig, weil der MOS-Transistor auf einer anderen Seite des Substrats angeordnet ist als der Kondensator. Die Erfindung ermöglicht folglich viele Freiheiten für die Erzeugung der Kondensatoren, zum Beispiel hinsichtlich der Wahl von Materialien sowie der Wahl von Prozeßschritten. Die Prozeßsicherheit ist im Vergleich zum Stand der Technik erhöht.
Zur Erhöhung der Packungsdichte der Speicherzellenanordnung ist es vorteilhaft, zunächst den Kontakt in der ersten Oberfläche so zu erzeugen, daß er tiefer in das Substrat reicht als der MOS-Transistor und die Bitleitung, anschließend die zweite Oberfläche des Substrats abzutragen, bis der Kontakt freigelegt wird, und schließlich an der zweiten Oberfläche den Kondensator auf dem Kontakt zu erzeugen.
Durch das Freilegen des Kontakts wird seine Position erkannt, so daß der Kondensator bezüglich dem MOS-Transistor exakt justiert werden kann. Die Speicherzellenanordnung kann folglich mit hoher Packungsdichte erzeugt werden.
Zur Vergrößerung einer Kapazität des Kondensators ist eine
Oberfläche einer Kondensatorelektrode, auf der ein
Kondensatordielektrikum angeordnet ist, möglichst groß. Damit eine Packungsdichte der DRAM-Zellenanordnung möglichst groß ist, ist ein Platzbedarf das Kondensators möglichst klein.
Beide Vorteile können erzielt werden, wenn die Oberfläche der
Kondensatorelektrode Ausstülpungen und/oder Einbuchtungen aufweist .
Zur Erhöhung der Kapazität des Kondensators weist das
Kondensatordielektrikum vorzugsweise eine
Dielektrizitätskonstante auf, die mehr als 20 beträgt. Z.B. besteht das Kondensatordielektrikum aus einem Ferroelektrikum, wie z.B. Bariumstrontiumtitanat, oder aus
Ta205.
Der Kontakt verbindet ein erstes Source/Drain-Gebiet des MOS- Transistors mit der Kondensatorelektrode des Kondensators. Ein zweites Source/Drain-Gebiet des MOS-Transistors ist mit einer Bitleitung verbunden. Eine Gateelektrode des MOS- Transistors ist mit einer Wortleitung verbunden, die quer zur Bitleitung verläuft. Die Bitleitung kann beispielsweise über der ersten Oberfläche des Substrats verlaufen.
Der MOS-Transistor kann als planarer Transistor ausgestaltet sein. Zur Erhöhung der Packungsdichte der Speicherzellenanordnung wird der MOS-Transistor vorzugsweise als vertikaler Transistor erzeugt. Das erste Source/Drain-Gebiet ist beispielsweise unter dem zweiten Source/Drain-Gebiet angeordnet. Das erste Source/Drain-Gebiet kann seitlich an den Kontakt angrenzen.
Es liegt im Rahmen der Erfindung, das erste Source/Drain- Gebiet über dem zweiten Source/Drain-Gebiet zu erzeugen.
Vorzugsweise wird in der ersten Oberfläche ein Kontaktloch erzeugt. Zur Erzeugung des Kontakts wird leitendes Material abgeschieden und so rückgeätzt, daß das Kontaktloch nicht vollständig gefüllt wird. Die Tiefe einer oberen Oberfläche des Kontakts wird so bemessen, daß der Kontakt an das erste Source/Drain-Gebiet, das ein Teil des Substrats sein kann und unter dem zweiten Source/Drain-Gebiet angeordnet ist, angrenzt. Das Kontaktloch wird vor Erzeugung des Kontakts mit einer Isolation versehen, so daß der Kontakt vom restlichen Substrat isoliert ist. Im Kontaktloch wird über dem Kontakt eine vom Kontakt und Substrat isolierte Gateelektrode des MOS-Transistors erzeugt. Das zweite Source/Drain-Gebiet wird ebenfalls als Teil des Substrats erzeugt und grenzt seitlich an das Kontaktloch an.
Alternativ wird die Gateelektrode in einer Vertiefung des Substrats erzeugt, die vom Kontaktloch verschieden ist.
Vorzugsweise ragt der Kontakt aus der zweiten Oberfläche des Substrats heraus. In diesem Fall kann ein Kurzschluß zwischen dem Substrat und dem Kontakt bei der Erzeugung der Kondensatorelektrode besonders leicht vermieden werden, indem isolierendes Material abgeschieden und abgetragen wird, bis der Kontakt freigelegt wird. Das Substrat ist dann mit dem isolierenden Material bedeckt, und die Kondensatorelektrode kann auf dem isolierenden Material und auf dem Kontakt erzeugt werden, ohne daß sie an das Substrat angrenzt.
Im folgenden wird eine Möglichkeit beschrieben, wie erreicht werden kann, daß der Kontakt aus der zweiten Oberfläche des Substrats herausragt: Nachdem das Substrat abgetragen wird, bis der Kontakt freigelegt wird, wird der Kontakt selektiv zum Substrat angeätzt, so daß eine Vertiefung erzeugt wird. Die Vertiefung wird mit einer Hilfsstruktur gefüllt, so daß die Hilfsstruktur den Kontakt bedeckt. Dazu wird Material abgeschieden und solange abgetragen, bis das Substrat freigelegt wird. Anschließend wird das Substrat selektiv zur Hilfsstruktur angeätzt, so daß die Hilfsstruktur sowie ein Teil des Kontakts herausragen. Das isolierende Material kann nun abgeschieden und zusammen mit der Hilfsstruktur solange abgetragen werden, bis die Hilfsstruktur entfernt wird und folglich der Kontakt freigelegt wird. Das isolierende Material und eine Oberfläche des Kontakts bilden eine planare Fläche. Zugleich ragt der Kontakt über die zweite Oberfläche des Substrats heraus.
Das Substrat kann aus Silizium bestehen. Der Kontakt kann aus dotiertem Polysilizium bestehen. Als Ätzmittel zum selektiven Ätzen des Kontakts ist zum Beispiel eine Lösung aus HF, HNO3 und CH3COOH geeignet.
Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Figuren näher erläutert.
Figur 1 zeigt einen Querschnitt durch ein Substrat, nachdem eine erste Schicht, eine zweite Schicht, eine dritte Schicht, eine vierte Schicht und Trennstrukturen erzeugt wurden.
Figur 2 zeigt den Querschnitt aus Figur 1 nachdem die vierte Schicht entfernt wurde und erste Hilfsstrukturen erzeugt wurden. Figur 3 zeigt einen zum Querschnitt aus Figur 2 senkrechten Querschnitt durch das Substrat, nachdem Kontaktlöcher, eine Isolation, obere Source/Drain- Gebiete von Transistoren und Kontakte erzeugt wurden.
Figur 4 zeigt den Querschnitt aus Figur 3, nachdem ein Gatedielektrikum, untere Source/Drain-Gebiete, Wortleitungen, eine Schutzschicht, Spacer, eine erste isolierende Schicht (nicht dargestellt) , Bitleitungen und eine zweite isolierende Schicht erzeugt wurden.
Figur 5 zeigt den Querschnitt aus Figur 4, nachdem die Kontakte freigelegt wurden und Vertiefungen und Hilfsstrukturen erzeugt wurden.
Figur 6 zeigt den Querschnitt aus Figur 5, nachdem eine dritte isolierende Schicht erzeugt wurde und die Hilfsstrukturen entfernt wurden.
Figur 7 zeigt den Querschnitt aus Figur 6, nachdem eine
Kondensatorelektrode, ein Kondensatordielektrikum und eine Kondensatorplatte von Kondensatoren erzeugt wurden.
Die Figuren sind nicht maßstabsgerecht.
In einem Ausführungsbeispiel ist als Ausgangsmaterial ein p- dotiertes Substrat S aus Silizium vorgesehen, das in einer an eine erste Oberfläche 01 des Substrats S angrenzenden Schicht mit einer Dotierstoffkonzentration von ca. lθl8cm-3 p-dotiert ist. Auf der ersten Oberfläche 01 wird durch thermische Oxidation eine ca. 20 nm dicke erste Schicht aus Siθ2 erzeugt. Darüber werden eine ca. 100 nm dicke zweite Schicht aus Siliziumnitrid, darüber durch ein CVD-Verfahren eine ca. 800nm dicke dritte Schicht 3 aus Siθ2 und darüber eine ca. 100 nm dicke vierte Schicht 4 aus Siliziumnitrid abgeschieden (siehe Figur 1) .
Mit Hilfe einer ersten streifenförmigen Fotolackmaske (nicht dargestellt) , werden die vierte Schicht 4, die dritte Schicht 3, die zweite Schicht 2, die erste Schicht 1 und das Substrat S anisotrop geätzt, so daß im Substrat S ca. 300 nm tiefe erste Gräben erzeugt werden, die eine Breite von ca. 100 nm und Abstände von ca. 100 nm voneinander aufweisen. Als Ätzmittel sind z.B. CF4, CHF3, C F6 und HBr geeignet, die entsprechend dem zu ätzenden Material kombiniert werden.
In den ersten Gräben werden Trennstrukturen T erzeugt, indem Siθ2 in einer Dicke von ca. 200 nm konform abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird, bis eine obere Fläche der vierten Schicht 4 freigelegt wird. Anschließend wird Siθ2 selektiv zu Siliziumnitrid so weit rückgeätzt, bis eine obere Fläche der Trennstrukturen T unterhalb einer oberen Fläche der dritten Schicht 3 liegt (siehe Figur 1) .
Anschließend wird Siliziumnitrid abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis die obere Fläche der dritten Schicht 3 freigelegt wird. Auf diese Weise werden über den Trennstrukturen T erste Hilfsstrukturen Q aus dem Siliziumnitrid erzeugt (siehe Figur 2) .
Mit Hilfe einer streifenförmigen zweiten Fotolackmaske (nicht dargestellt) , deren Streifen quer zu den Streifen der ersten Fotolackmaske verlaufen, ca. lOOn breit sind und Abstände von ca. lOOnm voneinander aufweisen, wird Siθ2 selektiv zu Siliziumnitrid mit zum Beispiel C4F5, CO geätzt, bis die zweite Schicht 2 teilweise freigelegt wird. Anschließend wird Siliziumnitrid geätzt, so daß die ersten Hilfsstrukturen Q und freiliegende Teile der zweiten Schicht 2 entfernt werden. Durch Ätzen von Silizium selektiv zu Siθ2 wird aufgrund der endlichen Selektivität des Ätzprozesses zunächst die erste Schicht 1 teilweise durchtrennt und werden anschließend Kontaktlocher L erzeugt. Dabei wirken die Trennstrukturen T und die dritte Schicht 3 als dicke Maske. Die Kontaktlocher L sind ca. 5000nm tief (siehe Figur 3) .
Durch thermische Oxidation werden die Kontaktlocher L mit einer ca. 15nm dicken Isolation I versehen (siehe Figur 3) .
Anschließend wird in situ dotiertes Polysilizium in einer Dicke von ca. 50nm abgeschieden und durch chemischmechanisches Polieren planarisiert, bis die zweite Schicht 2 freigelegt wird. Dabei wird die dritte Schicht 3 entfernt und die Trennstrukturen T etwas abgetragen. Anschließend wird das Polysilizium ca. 470nm tief ruckgeatzt.
Mit Hilfe einer dritten Fotolackmaske (nicht dargestellt) werden Teile der Isolation I an ersten Flanken der Kontaktlocher L entfernt (siehe Figur 3) .
Anschließend wird in situ dotiertes Polysilizium m einer Dicke von ca. 50nm abgeschieden und durch chemisch- mechanisches Polieren planarisiert, bis die zweite Schicht 2 freigelegt wird.
Unter der ersten Schicht 1 werden durch Implantation mit n- dotierenden Ionen im Substrat S ca. 30 nm dicke obere Source/Dram-Gebiete S/D2 von vertikalen Transistoren erzeugt (siehe Figur 3) . Aufgrund der Trennstrukturen T und der Kontaktlocher L weisen die oberen Source/Dram-Gebiete S/D2 quadratische horizontale Querschnitte mit einer Seitenlange von ca. 100 nm auf. Zueinander benachbarte obere Source/Dram-Gebiete S/D2 sind durch die Trennstrukturen T oder durch die Kontaktlocher L voneinander getrennt.
Das Polysilizium wird anschließend bis zu einer Tiefe von ca. 300nm unterhalb der ersten Oberflache 01 ruckgeatzt, so daß in den Kontaktlochern L Kontakte K erzeugt werden, die an den ersten Flanken der Kontaktlöcher L an das Substrat S angrenzen (siehe Figur 3) .
Anschließend wird die zweite Schicht 2 mit zum Beispiel heißer Phosphorsäure entfernt.
Durch thermische Oxidation wird ein Gatedielektrikum Gd an den ersten Flanken der Kontaktlöcher L erzeugt. Das Gatedielektrikum Gd bedeckt auch die Kontakte K (siehe Figur 4). Die thermische Oxidation wirkt als Temperschritt, durch den Dotierstoff aus den Kontakten K in das Substrat S diffundiert und dort untere Source/Drain-Gebiete S/Dl der Transistoren bildet (siehe Figur 4) .
Anschließend wird in situ dotiertes Polysilizium in einer
Dicke von ca. 60 nm abgeschieden, so daß die Kontaktlöcher L gefüllt werden. Darüber wird Wolframsilizid in einer Dicke von ca. 50 nm abgeschieden. Darüber wird eine ca. 100 nm dicke Schutzschicht 5 aus Siliziumnitrid abgeschieden.
Mit Hilfe einer streifenförmigen vierten Fotolackmaske (nicht dargestellt) , deren Streifen quer zu den Trennstrukturen T verlaufen, wird die Schutzschicht 5, Wolframsilizid und Polysilizium geätzt, bis das Gatedielektrikum Gd freigelegt wird. Aus dem Wolframsilizid und dem Polysilizium werden dadurch Wortleitungen W gebildet, die von der Schutzschicht S bedeckt werden (siehe Figur 4) . Die Wortleitungen W sind ca. 100 nm breit und weisen einen Abstand von ca. 100 nm von einander auf. Die Wortleitungen W sind versetzt zu den Kontaktlöchern L angeordnet, so daß erste Teile der Wortleitungen W einen streifenförmigen horizontalen Querschnitt aufweisen und über Teilen der von der ersten Schicht 1 bedeckten oberen Source/Drain-Gebiete S/D2 verlaufen. Zweite Teile der Wortleitungen W sind in den Kontaktlöchern L an deren ersten Flanken angeordnet. Zur Erzeugung von isolierenden Strukturen II in den Kontaktlöchern L wird Siθ2 in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt, bis die erste Schicht 1, die aufgrund seiner Dichte schlechter ätzbar ist, freigelegt wird.
Zum Abkapseln der Wortleitungen W werden Spacer Sp erzeugt, indem Siliziumnitrid in einer Dicke von ca. 15 nm abgeschieden wird und anisotrop rückgeätzt wird (siehe Figur 4) .
Zur Erzeugung einer ca. 300nm dicken ersten isolierenden Schicht (nicht dargestellt) wird Siθ2 abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis eine ebene Fläche entsteht.
Mit Hilfe einer streifenförmigen fünften Fotolackmaske (nicht dargestellt) , deren Streifen über den Trennstrukturen T angeordnet sind, wird Siθ2 geätzt, bis die oberen Source/Drain-Gebiete S/D2 freigelegt werden und zweite Gräben in der ersten isolierenden Schicht erzeugt werden, die in Bereichen zwischen den Wortleitungen W besonders tief sind. Dabei werden Teile des Gatedielektrikums Gd entfernt. Die Schutzschicht 5 und die Spacer Sp schützen dabei die Wortleitungen W.
Zur Erzeugung von Bitleitungen B wird zunächst in situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und soweit rückgeätzt, bis ca. 30 nm Polysilizium über der Schutzschicht 5 liegt. Anschließend wird Titan und Titannitrid in einer Dicke von ca. 20 nm und Wolfram in einer Dicke von ca. 60 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis die erste isolierende Schicht freigelegt wird, so daß selbstjustiert in den zweiten Gräben aus dem Wolfram, dem Titan, dem
Titannitrid und dem Polysilizium Bitleitungen B erzeugt werden (siehe Figur 4) . Erste Teile der Bitleitungen B bilden Streifen, die quer zu den Wortleitungen W verlaufen, und zweite Teile der Bitleitungen B sind zwischen zueinander benachbarten Wortleitungen W angeordnet und grenzen an die oberen Source/Drain-Gebiete S/D2 an.
Zur Erzeugung einer zweiten isolierenden Schicht 12 wird Siθ2 abgeschieden und chemisch-mechanisch poliert, bis die zweite isolierende Schicht 12 eine planare Oberfläche aufweist (siehe Figur 4) .
Anschließend wird das Substrat S mit einem Trägersubstrat (nicht dargestellt) so verbunden, daß die Bitleitungen B zwischen dem Substrat S und dem Trägersubstrat angeordnet sind.
Eine zweite, der ersten Oberfläche 01 gegenüberliegende Oberfläche 02 des Substrats wird durch chemisch-mechanisches Polieren abgetragen, bis die Kontakte K freigelegt werden.
Anschließend wird Polysilizium selektiv zu Silizium ca. 30nm tief geätzt, so daß Vertiefungen V erzeugt werden. Die Vertiefungen V werden mit weiteren Hilfsstrukturen H gefüllt, indem Siliziumnitrid in einer Dicke von ca. 50nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird, bis das Substrat S freigelegt wird (siehe Figur 5) .
Anschließend wird das Substrat S selektiv zu Siliziumnitrid ca. 60nm tief rückgeätzt, so daß die Hilfsstrukturen H und Teile der Kontakte K herausragen.
Zur Erzeugung einer dritten isolierenden Schicht 13 wird Siθ2 in einer Dicke von ca. 50nm abgeschieden und durch chemischmechanisches Polieren planarisiert, bis die Hilfsstrukturen H entfernt werden und die Kontakte K freigelegt werden (siehe Figur 6) . Anschließend wird Wolframnitrid in einer Dicke von ca. lOOOnm abgeschieden und mit Hilfe einer sechsten Fotolackmaske so strukturiert, daß aus dem Wolframnitrid zylinderförmige Kondensatorelektroden Pl von Kondensatoren erzeugt werden, die an die Kontakte K angrenzen (siehe Figur 7) .
Zur Erzeugung eines Kondensatordielektrikums Kd, das die Kondensatorelektroden Pl bedeckt, wird Ta2Ü5 in einer Dicke von ca. lOnm aufgebracht (siehe Figur 7) .
Anschließend wird TiN in einer Dicke von ca. lOOnm abgeschieden, so daß über dem Kondensatordielektrikum Kd eine Kondensatorplatte P2 erzeugt wird, die als gemeinsame weitere Kondensatorelektrode der Kondensatoren dient (siehe Figur 7) .
Im Ausführungsbeispiel wird eine DRAM-Zellenanordnung erzeugt. Eine Speicherzelle umfaßt einen der vertikalen Transistoren und einen der Kondensatoren, der zum Transistor in Reihe geschaltet ist. Teile der Wortleitungen W, die an den ersten Flanken der Kontaktlöcher L angeordnet sind, wirken als Gateelektroden der Transistoren. Kanalgebiete der Transistoren sind Teile des Substrats S, die zwischen den oberen Source/Drain-Gebieten S/D2 und den unteren Source/Drain-Gebieten S/Dl angeordnet sind.
Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der Schichten, Vertiefungen, Gräben und Strukturen an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Wahl von Materialien.
In der zweiten isolierenden Schicht 12 können Metallisierungsebenen erzeugt werden.

Claims

Patentansprüche
1. Speicherzellenanordnung,
- bei der an einer ersten Oberfläche (01) eines Substrats (S) ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung (B) angeordnet sind,
- bei dem an einer zweiten, der ersten Oberfläche (01) gegenüberliegenden Oberfläche (02) des Substrats (S) ein Kondensator der Speicherzelle angeordnet ist, - bei dem ein im Substrat (S) angeordneter Kontakt (K) den Kondensator mit dem MOS-Transistor verbindet.
2. Verfahren zur Herstellung einer Speicherzellenanordnung,
- bei dem an einer ersten Oberfläche (01) eines Substrats (S) ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung (B) erzeugt werden,
- bei dem eine zweite, der ersten Oberfläche (01) gegenüberliegende Oberfläche (02) des Substrats (S) abgetragen wird, - bei dem an der zweiten Oberfläche (02) ein Kondensator der Speicherzelle erzeugt wird,
- bei dem im Substrat (S) ein Kontakt (K) erzeugt wird, der den Kondensator mit dem MOS-Transistor verbindet.
3. Verfahren nach Anspruch 2,
- bei dem der Kontakt (K) in der ersten Oberfläche (01) so erzeugt wird, daß er tiefer in das Substrat (S) reicht als der MOS-Transistor und die Bitleitung (B) ,
- bei dem die zweite Oberfläche (02) des Substrats (S) abgetragen wird, bis der Kontakt (K) freigelegt wird,
- bei dem an der zweiten Oberfläche (02) der Kondensator auf dem Kontakt (K) erzeugt wird.
4. Verfahren nach Anspruch 3, - bei dem, nachdem der Kontakt (K) freigelegt wird, der
Kontakt (K) selektiv zum Substrat (S) angeätzt wird, so daß eine Vertiefung (V) erzeugt wird, - bei dem die Vertiefung (V) mit einer Hilfsstruktur (H) gefüllt wird, so daß die Hilfsstruktur (H) den Kontakt (K) bedeckt,
- bei dem das Substrat (S) selektiv zur Hilfsstruktur (H) angeätzt wird, so daß die Hilfsstruktur (H) und ein Teil des Kontakts (K) herausragen,
- bei dem isolierendes Material abgeschieden und zusammen mit der Hilfsstruktur (H) so lange abgetragen wird, bis die Hilfsstruktur (H) entfernt wird.
5. Verfahren nach einem der Ansprüche 2 bis 4,
- bei dem ein Kondensatordielektrikum (Kd) des Kondensators aus Ta2θ5 oder einem Ferrodielektrikum erzeugt wird.
6. Verfahren nach einem der Ansprüche 3 bis 5,
- bei dem in der ersten Oberfläche (01) ein Kontaktloch (L) erzeugt wird,
- bei dem zur Erzeugung des Kontakts (K) leitendes Material abgeschieden und so rückgeätzt wird, daß das Kontaktloch (L) nicht vollständig gefüllt wird,
- bei dem im Kontaktloch (L) über dem Kontakt (K) eine vom Kontakt (K) und vom Substrat (S) isolierte Gateelektrode des MOS-Transistors erzeugt wird,
- bei dem der MOS-Transistor als ein vertikaler MOS- Transistor erzeugt wird,
- bei dem ein erstes Source/Drain-Gebiet (S/Dl) des MOS- Transistors im Substrat (S) vergraben und an den Kontakt (K) angrenzend erzeugt wird.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10111760B4 (de) * 2001-03-12 2004-08-12 Infineon Technologies Ag Verfahren zur Herstellung von mindestens zwei Speicherzellen eines Halbleiterspeichers
DE10227605A1 (de) * 2002-06-20 2004-01-15 Infineon Technologies Ag Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung
DE10232001A1 (de) * 2002-07-15 2004-02-05 Infineon Technologies Ag Verfahren zur Herstellung eines integrierten Halbleiterspeichers
DE10232002B4 (de) 2002-07-15 2008-12-11 Qimonda Ag Verfahren zur selbstjustierten selektiven Kontaktierung von Gate-Elektroden vertikaler Transistoren eines integrierten Halbleiterspeichers und integrierter Halbleiterspeicher
US6753239B1 (en) 2003-04-04 2004-06-22 Xilinx, Inc. Bond and back side etchback transistor fabrication process
US6864156B1 (en) 2003-04-04 2005-03-08 Xilinx, Inc. Semiconductor wafer with well contacts on back side
JP2012174790A (ja) * 2011-02-18 2012-09-10 Elpida Memory Inc 半導体装置及びその製造方法
CN112071841A (zh) * 2020-09-17 2020-12-11 芯盟科技有限公司 半导体结构及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JPH01146354A (ja) * 1987-12-02 1989-06-08 Mitsubishi Electric Corp 半導体記憶装置
JPH01253956A (ja) * 1988-04-04 1989-10-11 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置及びその製法
US5087581A (en) * 1990-10-31 1992-02-11 Texas Instruments Incorporated Method of forming vertical FET device with low gate to source overlap capacitance
JPH0645550A (ja) * 1992-07-23 1994-02-18 Matsushita Electron Corp 半導体装置
KR0123751B1 (ko) * 1993-10-07 1997-11-25 김광호 반도체장치 및 그 제조방법
US5554870A (en) * 1994-02-04 1996-09-10 Motorola, Inc. Integrated circuit having both vertical and horizontal devices and process for making the same
KR0135803B1 (ko) * 1994-05-13 1998-04-24 김광호 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법
US6043527A (en) * 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0060666A1 *

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Publication number Publication date
KR100458988B1 (ko) 2004-12-03
US6518613B2 (en) 2003-02-11
WO2000060666A1 (de) 2000-10-12
TW479351B (en) 2002-03-11
JP3961223B2 (ja) 2007-08-22
JP2002541666A (ja) 2002-12-03
DE19914496A1 (de) 2000-10-05
KR20010110684A (ko) 2001-12-13
US20020071320A1 (en) 2002-06-13

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