DE19914496A1 - Speicherzellenanordnung und Verfahren zu deren Herstellung - Google Patents

Speicherzellenanordnung und Verfahren zu deren Herstellung

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Abstract

An einer ersten Oberfläche (01) eines Substrats (S) sind ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung (B) angeordnet. An einer zweiten, der ersten Oberfläche (01) gegenüberliegenden Oberfläche (02) des Substrats (S) ist ein Kondensator der Speicherzelle angeordnet. Im Substrat (S) ist ein Kontakt (K) angeordnet, der den Kondensator mit dem MOS-Transistor verbindet.

Description

Die Erfindung betrifft eine Speicherzellenanordnung und Verfahren zu deren Herstellung.
Ein solches Verfahren ist beispielsweise in S. Nakamura, "Giga-bit DRAM cells with low capacitance and low resistance bit-lines an buried MOSFET's and capacitors by using bonded SOI technology - Reversed-Stacked-Capacitor (RSTC) Cell -", IEDM 95, 889 offenbart. Die durch das Verfahren erzeugte Speicherzellenanordnung ist eine DRAM-Zellenanordnung, das heißt eine Speicherzellenanordnung mit dynamischem wahlfreiem Zugriff. Eine Speicherzelle der Speicherzellenanordnung umfaßt einen Transistor und einen Kondensator, auf dem die Information der Speicherzelle in Form einer Ladung gespeichert wird. Der Kondensator ist so mit dem Transistor verbunden, daß bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann. An einer ersten Oberfläche eines Substrats werden der planare Transistor und darüber der Kondensator erzeugt. Über den Kondensator wird BPSG abgeschieden und poliert, so daß eine planare Fläche erzeugt wird. An dieser Fläche wird das Substrat mit einem Trägersubstrat verbunden. Anschließend wird eine zweite, der ersten Oberfläche gegenüberliegende Oberfläche des Substrats abgetragen, bis eine isolierende Struktur, die den Transistor umgibt, freigelegt wird. Nach einer thermischen Oxidation wird isolierendes Material abgeschieden. In dem isolierenden Material wird ein Kontaktloch zu einem Source/Drain-Gebiet des Transistors erzeugt. Auf dem isolierenden Material wird eine Bitleitung erzeugt. Ein Teil der Bitleitung ist im Kontaktloch angeordnet und grenzt an das Source/Drain-Gebiet an.
Der Erfindung liegt das Problem zugrunde, eine Speicherzellenanordnung anzugeben, die mit einer im Vergleich zum Stand der Technik erhöhten Prozeßsicherheit herstellbar ist. Ferner soll ein Verfahren zur Herstellung einer solchen Speicherzellenanordnung angegeben werden.
Dieses Problem wird gelöst durch eine Speicherzellenanordnung, bei der an einer ersten Oberfläche eines Substrats ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung angeordnet sind. An einer zweiten, der ersten Oberfläche gegenüberliegenden Oberfläche des Substrats ist ein Kondensator der Speicherzelle angeordnet. Ein im Substrat angeordneter Kontakt verbindet den Kondensator mit dem MOS-Transistor.
Das Problem wird ferner gelöst durch ein Verfahren zur Herstellung einer Speicherzellenanordnung, bei dem an einer ersten Oberfläche eines Substrats ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung erzeugt werden. Eine zweite, der ersten Oberfläche gegenüberliegende Oberfläche des Substrats wird abgetragen. An der zweiten Oberfläche wird ein Kondensator der Speicherzelle erzeugt. Im Substrat wird ein Kontakt erzeugt, der den Kondensator mit dem MOS-Transistor verbindet.
Der Einfluß des Verfahrens zur Erzeugung des Kondensators auf den MOS-Transistor ist geringfügig, weil der MOS-Transistor auf einer anderen Seite des Substrats angeordnet ist als der Kondensator. Die Erfindung ermöglicht folglich viele Freiheiten für die Erzeugung der Kondensatoren, zum Beispiel hinsichtlich der Wahl von Materialien sowie der Wahl von Prozeßschritten. Die Prozeßsicherheit ist im Vergleich zum Stand der Technik erhöht.
Zur Erhöhung der Packungsdichte der Speicherzellenanordnung ist es vorteilhaft, zunächst den Kontakt in der ersten Oberfläche so zu erzeugen, daß er tiefer in das Substrat reicht als der MOS-Transistor und die Bitleitung, anschließend die zweite Oberfläche des Substrats abzutragen, bis der Kontakt freigelegt wird, und schließlich an der zweiten Oberfläche den Kondensator auf dem Kontakt zu erzeugen.
Durch das Freilegen des Kontakts wird seine Position erkannt, so daß der Kondensator bezüglich dem MOS-Transistor exakt justiert werden kann. Die Speicherzellenanordnung kann folglich mit hoher Packungsdichte erzeugt werden.
Zur Vergrößerung einer Kapazität des Kondensators ist eine Oberfläche einer Kondensatorelektrode, auf der ein Kondensatordielektrikum angeordnet ist, möglichst groß. Damit eine Packungsdichte der DRAM-Zellenanordnung möglichst groß ist, ist ein Platzbedarf das Kondensators möglichst klein. Beide Vorteile können erzielt werden, wenn die Oberfläche der Kondensatorelektrode Ausstülpungen und/oder Einbuchtungen aufweist.
Zur Erhöhung der Kapazität des Kondensators weist das Kondensatordielektrikum vorzugsweise eine Dielektrizitätskonstante auf, die mehr als 20 beträgt. Z. B. besteht das Kondensatordielektrikum aus einem Ferroelektrikum, wie z. B. Bariumstrontiumtitanat, oder aus Ta2O5.
Der Kontakt verbindet ein erstes Source/Drain-Gebiet des MOS- Transistors mit der Kondensatorelektrode des Kondensators. Ein zweites Source/Drain-Gebiet des MOS-Transistors ist mit einer Bitleitung verbunden. Eine Gateelektrode des MOS- Transistors ist mit einer Wortleitung verbunden, die quer zur Bitleitung verläuft. Die Bitleitung kann beispielsweise über der ersten Oberfläche des Substrats verlaufen.
Der MOS-Transistor kann als planarer Transistor ausgestaltet sein.
Zur Erhöhung der Packungsdichte der Speicherzellenanordnung wird der MOS-Transistor vorzugsweise als vertikaler Transistor erzeugt. Das erste Source/Drain-Gebiet ist beispielsweise unter dem zweiten Source/Drain-Gebiet angeordnet. Das erste Source/Drain-Gebiet kann seitlich an den Kontakt angrenzen.
Es liegt im Rahmen der Erfindung, das erste Source/Drain- Gebiet über dem zweiten Source/Drain-Gebiet zu erzeugen.
Vorzugsweise wird in der ersten Oberfläche ein Kontaktloch erzeugt. Zur Erzeugung des Kontakts wird leitendes Material abgeschieden und so rückgeätzt, daß das Kontaktloch nicht vollständig gefüllt wird. Die Tiefe einer oberen Oberfläche des Kontakts wird so bemessen, daß der Kontakt an das erste Source/Drain-Gebiet, das ein Teil des Substrats sein kann und unter dem zweiten Source/Drain-Gebiet angeordnet ist, angrenzt. Das Kontaktloch wird vor Erzeugung des Kontakts mit einer Isolation versehen, so daß der Kontakt vom restlichen Substrat isoliert ist. Im Kontaktloch wird über dem Kontakt eine vom Kontakt und Substrat isolierte Gateelektrode des MOS-Transistors erzeugt. Das zweite Source/Drain-Gebiet wird ebenfalls als Teil des Substrats erzeugt und grenzt seitlich an das Kontaktloch an.
Alternativ wird die Gateelektrode in einer Vertiefung des Substrats erzeugt, die vom Kontaktloch verschieden ist.
Vorzugsweise ragt der Kontakt aus der zweiten Oberfläche des Substrats heraus. In diesem Fall kann ein Kurzschluß zwischen dem Substrat und dem Kontakt bei der Erzeugung der Kondensatorelektrode besonders leicht vermieden werden, indem isolierendes Material abgeschieden und abgetragen wird, bis der Kontakt freigelegt wird. Das Substrat ist dann mit dem isolierenden Material bedeckt, und die Kondensatorelektrode kann auf dem isolierenden Material und auf dem Kontakt erzeugt werden, ohne daß sie an das Substrat angrenzt.
Im folgenden wird eine Möglichkeit beschrieben, wie erreicht werden kann, daß der Kontakt aus der zweiten Oberfläche des Substrats herausragt: Nachdem das Substrat abgetragen wird, bis der Kontakt freigelegt wird, wird der Kontakt selektiv zum Substrat angeätzt, so daß eine Vertiefung erzeugt wird. Die Vertiefung wird mit einer Hilfsstruktur gefüllt, so daß die Hilfsstruktur den Kontakt bedeckt. Dazu wird Material abgeschieden und solange abgetragen, bis das Substrat freigelegt wird. Anschließend wird das Substrat selektiv zur Hilfsstruktur angeätzt, so daß die Hilfsstruktur sowie ein Teil des Kontakts herausragen. Das isolierende Material kann nun abgeschieden und zusammen mit der Hilfsstruktur solange abgetragen werden, bis die Hilfsstruktur entfernt wird und folglich der Kontakt freigelegt wird. Das isolierende Material und eine Oberfläche des Kontakts bilden eine planare Fläche. Zugleich ragt der Kontakt über die zweite Oberfläche des Substrats heraus.
Das Substrat kann aus Silizium bestehen. Der Kontakt kann aus dotiertem Polysilizium bestehen. Als Ätzmittel zum selektiven Ätzen des Kontakts ist zum Beispiel eine Lösung aus HF, HNO3 und CH3COOH geeignet.
Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Figuren näher erläutert.
Fig. 1 zeigt einen Querschnitt durch ein Substrat, nachdem eine erste Schicht, eine zweite Schicht, eine dritte Schicht, eine vierte Schicht und Trennstrukturen erzeugt wurden.
Fig. 2 zeigt den Querschnitt aus Fig. 1 nachdem die vierte Schicht entfernt wurde und erste Hilfsstrukturen erzeugt wurden.
Fig. 3 zeigt einen zum Querschnitt aus Fig. 2 senkrechten Querschnitt durch das Substrat, nachdem Kontaktlöcher, eine Isolation, obere Source/Drain- Gebiete von Transistoren und Kontakte erzeugt wurden.
Fig. 4 zeigt den Querschnitt aus Fig. 3, nachdem ein Gatedielektrikum, untere Source/Drain-Gebiete, Wortleitungen, eine Schutzschicht, Spacer, eine erste isolierende Schicht (nicht dargestellt), Bitleitungen und eine zweite isolierende Schicht erzeugt wurden.
Fig. 5 zeigt den Querschnitt aus Fig. 4, nachdem die Kontakte freigelegt wurden und Vertiefungen und Hilfsstrukturen erzeugt wurden.
Fig. 6 zeigt den Querschnitt aus Fig. 5, nachdem eine dritte isolierende Schicht erzeugt wurde und die Hilfsstrukturen entfernt wurden.
Fig. 7 zeigt den Querschnitt aus Fig. 6, nachdem eine Kondensatorelektrode, ein Kondensatordielektrikum und eine Kondensatorplatte von Kondensatoren erzeugt wurden.
Die Figuren sind nicht maßstabsgerecht.
In einem Ausführungsbeispiel ist als Ausgangsmaterial ein p- dotiertes Substrat S aus Silizium vorgesehen, das in einer an eine erste Oberfläche O1 des Substrats S angrenzenden Schicht mit einer Dotierstoffkonzentration von ca. 1018 cm-3 p-dotiert ist. Auf der ersten Oberfläche O1 wird durch thermische Oxidation eine ca. 20 nm dicke erste Schicht aus SiO2 erzeugt. Darüber werden eine ca. 100 nm dicke zweite Schicht aus Siliziumnitrid, darüber durch ein CVD-Verfahren eine ca. 800 nm dicke dritte Schicht 3 aus SiO2 und darüber eine ca. 100 nm dicke vierte Schicht 4 aus Siliziumnitrid abgeschieden (siehe Fig. 1).
Mit Hilfe einer ersten streifenförmigen Fotolackmaske (nicht dargestellt), werden die vierte Schicht 4, die dritte Schicht 3, die zweite Schicht 2, die erste Schicht 1 und das Substrat S anisotrop geätzt, so daß im Substrat S ca. 300 nm tiefe erste Gräben erzeugt werden, die eine Breite von ca. 100 nm und Abstände von ca. 100 nm voneinander aufweisen. Als Ätzmittel sind z. B. CF4, CHF3, C2F6 und HBr geeignet, die entsprechend dem zu ätzenden Material kombiniert werden.
In den ersten Gräben werden Trennstrukturen T erzeugt, indem SiO2 in einer Dicke von ca. 200 nm konform abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird, bis eine obere Fläche der vierten Schicht 4 freigelegt wird. Anschließend wird SiO2 selektiv zu Siliziumnitrid so weit rückgeätzt, bis eine obere Fläche der Trennstrukturen T unterhalb einer oberen Fläche der dritten Schicht 3 liegt (siehe Fig. 1).
Anschließend wird Siliziumnitrid abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis die obere Fläche der dritten Schicht 3 freigelegt wird. Auf diese Weise werden über den Trennstrukturen T erste Hilfsstrukturen Q aus dem Siliziumnitrid erzeugt (siehe Fig. 2).
Mit Hilfe einer streifenförmigen zweiten Fotolackmaske (nicht dargestellt), deren Streifen quer zu den Streifen der ersten Fotolackmaske verlaufen, ca. 100 nm breit sind und Abstände von ca. 100 nm voneinander aufweisen, wird SiO2 selektiv zu Siliziumnitrid mit zum Beispiel C4F6, CO geätzt, bis die zweite Schicht 2 teilweise freigelegt wird. Anschließend wird Siliziumnitrid geätzt, so daß die ersten Hilfsstrukturen Q und freiliegende Teile der zweiten Schicht 2 entfernt werden. Durch Ätzen von Silizium selektiv zu SiO2 wird aufgrund der endlichen Selektivität des Ätzprozesses zunächst die erste Schicht 1 teilweise durchtrennt und werden anschließend Kontaktlöcher L erzeugt. Dabei wirken die Trennstrukturen T und die dritte Schicht 3 als dicke Maske. Die Kontaktlöcher L sind ca. 5000 nm tief (siehe Fig. 3).
Durch thermische Oxidation werden die Kontaktlöcher L mit einer ca. 15 nm dicken Isolation I versehen (siehe Fig. 3).
Anschließend wird in situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und durch chemisch- mechanisches Polieren planarisiert, bis die zweite Schicht 2 freigelegt wird. Dabei wird die dritte Schicht 3 entfernt und die Trennstrukturen T etwas abgetragen. Anschließend wird das Polysilizium ca. 470 nm tief rückgeätzt.
Mit Hilfe einer dritten Fotolackmaske (nicht dargestellt) werden Teile der Isolation I an ersten Flanken der Kontaktlöcher L entfernt (siehe Fig. 3).
Anschließend wird in situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und durch chemisch- mechanisches Polieren planarisiert, bis die zweite Schicht 2 freigelegt wird.
Unter der ersten Schicht 1 werden durch Implantation mit n- dotierenden Ionen im Substrat S ca. 30 nm dicke obere Source/Drain-Gebiete S/D2 von vertikalen Transistoren erzeugt (siehe Fig. 3). Aufgrund der Trennstrukturen T und der Kontaktlöcher L weisen die oberen Source/Drain-Gebiete S/D2 quadratische horizontale Querschnitte mit einer Seitenlänge von ca. 100 nm auf. Zueinander benachbarte obere Source/Drain-Gebiete S/D2 sind durch die Trennstrukturen T oder durch die Kontaktlöcher L voneinander getrennt.
Das Polysilizium wird anschließend bis zu einer Tiefe von ca. 300 nm unterhalb der ersten Oberfläche O1 rückgeätzt, so daß in den Kontaktlöchern L Kontakte K erzeugt werden, die an den ersten Flanken der Kontaktlöcher L an das Substrat S angrenzen (siehe Fig. 3).
Anschließend wird die zweite Schicht 2 mit zum Beispiel heißer Phosphorsäure entfernt.
Durch thermische Oxidation wird ein Gatedielektrikum Gd an den ersten Flanken der Kontaktlöcher L erzeugt. Das Gatedielektrikum Gd bedeckt auch die Kontakte K (siehe Fig. 4). Die thermische Oxidation wirkt als Temperschritt, durch den Dotierstoff aus den Kontakten K in das Substrat 5 diffundiert und dort untere Source/Drain-Gebiete S/D1 der Transistoren bildet (siehe Fig. 9).
Anschließend wird in situ dotiertes Polysilizium in einer Dicke von ca. 60 nm abgeschieden, so daß die Kontaktlöcher L gefüllt werden. Darüber wird Wolframsilizid in einer Dicke von ca. 50 nm abgeschieden. Darüber wird eine ca. 100 nm dicke Schutzschicht 5 aus Siliziumnitrid abgeschieden.
Mit Hilfe einer streifenförmigen vierten Fotolackmaske (nicht dargestellt), deren Streifen quer zu den Trennstrukturen T verlaufen, wird die Schutzschicht 5, Wolframsilizid und Polysilizium geätzt, bis das Gatedielektrikum Gd freigelegt wird. Aus dem Wolframsilizid und dem Polysilizium werden dadurch Wortleitungen W gebildet, die von der Schutzschicht S bedeckt werden (siehe Fig. 4). Die Wortleitungen W sind ca. 100 nm breit und weisen einen Abstand von ca. 100 nm von einander auf. Die Wortleitungen W sind versetzt zu den Kontaktlöchern L angeordnet, so daß erste Teile der Wortleitungen W einen streifenförmigen horizontalen Querschnitt aufweisen und über Teilen der von der ersten Schicht 1 bedeckten oberen Source/Drain-Gebiete S/D2 verlaufen. Zweite Teile der Wortleitungen W sind in den Kontaktlöchern L an deren ersten Flanken angeordnet.
Zur Erzeugung von isolierenden Strukturen 11 in den Kontaktlöchern L wird SiO2 in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt, bis die erste Schicht 1, die aufgrund seiner Dichte schlechter ätzbar ist, freigelegt wird.
Zum Abkapseln der Wortleitungen W werden Spacer Sp erzeugt, indem Siliziumnitrid in einer Dicke von ca. 15 nm abgeschieden wird und anisotrop rückgeätzt wird (siehe Fig. 4).
Zur Erzeugung einer ca. 300 nm dicken ersten isolierenden Schicht (nicht dargestellt) wird SiO2 abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis eine ebene Fläche entsteht.
Mit Hilfe einer streifenförmigen fünften Fotolackmaske (nicht dargestellt), deren Streifen über den Trennstrukturen T angeordnet sind, wird SiO2 geätzt, bis die oberen Source/Drain-Gebiete S/D2 freigelegt werden und zweite Gräben in der ersten isolierenden Schicht erzeugt werden, die in Bereichen zwischen den Wortleitungen W besonders tief sind. Dabei werden Teile des Gatedielektrikums Gd entfernt. Die Schutzschicht 5 und die Spacer Sp schützen dabei die Wortleitungen W.
Zur Erzeugung von Bitleitungen B wird zunächst in situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und soweit rückgeätzt, bis ca. 30 nm Polysilizium über der Schutzschicht 5 liegt. Anschließend wird Titan und Titannitrid in einer Dicke von ca. 20 nm und Wolfram in einer Dicke von ca. 60 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis die erste isolierende Schicht freigelegt wird, so daß selbstjustiert in den zweiten Gräben aus dem Wolfram, dem Titan, dem Titannitrid und dem Polysilizium Bitleitungen B erzeugt werden (siehe Fig. 4). Erste Teile der Bitleitungen B bilden Streifen, die quer zu den Wortleitungen W verlaufen, und zweite Teile der Bitleitungen B sind zwischen zueinander benachbarten Wortleitungen W angeordnet und grenzen an die oberen Source/Drain-Gebiete S/D2 an.
Zur Erzeugung einer zweiten isolierenden Schicht I2 wird SiO2 abgeschieden und chemisch-mechanisch poliert, bis die zweite isolierende Schicht I2 eine planare Oberfläche aufweist (siehe Fig. 4).
Anschließend wird das Substrat S mit einem Trägersubstrat (nicht dargestellt) so verbunden, daß die Bitleitungen B zwischen dem Substrat S und dem Trägersubstrat angeordnet sind.
Eine zweite, der ersten Oberfläche O1 gegenüberliegende Oberfläche O2 des Substrats wird durch chemisch-mechanisches Polieren abgetragen, bis die Kontakte K freigelegt werden.
Anschließend wird Polysilizium selektiv zu Silizium ca. 30 nm tief geätzt, so daß Vertiefungen V erzeugt werden. Die Vertiefungen V werden mit weiteren Hilfsstrukturen H gefüllt, indem Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird, bis das Substrat S freigelegt wird (siehe Fig. 5).
Anschließend wird das Substrat S selektiv zu Siliziumnitrid ca. 60 nm tief rückgeätzt, so daß die Hilfsstrukturen H und Teile der Kontakte K herausragen.
Zur Erzeugung einer dritten isolierenden Schicht I3 wird SiO2 in einer Dicke von ca. 50 nm abgeschieden und durch chemisch­ mechanisches Polieren planarisiert, bis die Hilfsstrukturen H entfernt werden und die Kontakte K freigelegt werden (siehe Fig. 6).
Anschließend wird Wolframnitrid in einer Dicke von ca. 1000 nm abgeschieden und mit Hilfe einer sechsten Fotolackmaske so strukturiert, daß aus dem Wolframnitrid zylinderförmige Kondensatorelektroden P1 von Kondensatoren erzeugt werden, die an die Kontakte K angrenzen (siehe Fig. 7).
Zur Erzeugung eines Kondensatordielektrikums Kd, das die Kondensatorelektroden P1 bedeckt, wird Ta2O5 in einer Dicke von ca. 10 nm aufgebracht (siehe Fig. 7).
Anschließend wird TiN in einer Dicke von ca. 100 nm abgeschieden, so daß über dem Kondensatordielektrikum Kd eine Kondensatorplatte P2 erzeugt wird, die als gemeinsame weitere Kondensatorelektrode der Kondensatoren dient (siehe Fig. 7).
Im Ausführungsbeispiel wird eine DRAM-Zellenanordnung erzeugt. Eine Speicherzelle umfaßt einen der vertikalen Transistoren und einen der Kondensatoren, der zum Transisto r in Reihe geschaltet ist. Teile der Wortleitungen W, die an den ersten Flanken der Kontaktlöcher L angeordnet sind, wirken als Gateelektroden der Transistoren. Kanalgebiete der Transistoren sind Teile des Substrats 5, die zwischen den oberen Source/Drain-Gebieten S/D2 und den unteren Source/Drain-Gebieten S/D1 angeordnet sind.
Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der Schichten, Vertiefungen, Gräben und Strukturen an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Wahl von Materialien.
In der zweiten isolierenden Schicht I2 können Metallisierungsebenen erzeugt werden.

Claims (6)

1. Speicherzellenanordnung,
  • - bei der an einer ersten Oberfläche (O1) eines Substrats (S) ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung (B) angeordnet sind,
  • - bei dem an einer zweiten, der ersten Oberfläche (O1) gegenüberliegenden Oberfläche (O2) des Substrats (S) ein Kondensator der Speicherzelle angeordnet ist,
  • - bei dem ein im Substrat (S) angeordneter Kontakt (K) den Kondensator mit dem MOS-Transistor verbindet.
2. Verfahren zur Herstellung einer Speicherzellenanordnung,
  • - bei dem an einer ersten Oberfläche (O1) eines Substrats (S) ein MOS-Transistor einer Speicherzelle und eine damit verbundene Bitleitung (B) erzeugt werden,
  • - bei dem eine zweite, der ersten Oberfläche (O1) gegenüberliegende Oberfläche (O2) des Substrats (S) abgetragen wird,
  • - bei dem an der zweiten Oberfläche (O2) ein Kondensator der Speicherzelle erzeugt wird,
  • - bei dem im Substrat (S) ein Kontakt (K) erzeugt wird, der den Kondensator mit dem MOS-Transistor verbindet.
3. Verfahren nach Anspruch 2,
  • - bei dem der Kontakt (K) in der ersten Oberfläche (O1) so erzeugt wird, daß er tiefer in das Substrat (5) reicht als der MOS-Transistor und die Bitleitung (B),
  • - bei dem die zweite Oberfläche (O2) des Substrats (S) abgetragen wird, bis der Kontakt (K) freigelegt wird,
  • - bei dem an der zweiten Oberfläche (O2) der Kondensator auf dem Kontakt (K) erzeugt wird.
4. Verfahren nach Anspruch 3,
  • - bei dem, nachdem der Kontakt (K) freigelegt wird, der Kontakt (K) selektiv zum Substrat (S) angeätzt wird, so daß eine Vertiefung (V) erzeugt wird,
  • - bei dem die Vertiefung (V) mit einer Hilfsstruktur (H) gefüllt wird, so daß die Hilfsstruktur (H) den Kontakt (K) bedeckt,
  • - bei dem das Substrat (S) selektiv zur Hilfsstruktur (H) angeätzt wird, so daß die Hilfsstruktur (H) und ein Teil des Kontakts (K) herausragen,
  • - bei dem isolierendes Material abgeschieden und zusammen mit der Hilfsstruktur (H) so lange abgetragen wird, bis die Hilfsstruktur (H) entfernt wird.
5. Verfahren nach einem der Ansprüche 2 bis 4,
  • - bei dem ein Kondensatordielektrikum (Kd) des Kondensators aus Ta2O5 oder einem Ferrodielektrikum erzeugt wird.
6. Verfahren nach einem der Ansprüche 3 bis 5,
  • - bei dem in der ersten Oberfläche (O1) ein Kontaktloch (L) erzeugt wird,
  • - bei dem zur Erzeugung des Kontakts (K) leitendes Material abgeschieden und so rückgeätzt wird, daß das Kontaktloch (L) nicht vollständig gefüllt wird,
  • - bei dem im Kontaktloch (L) über dem Kontakt (K) eine vom Kontakt (K) und vom Substrat (S) isolierte Gateelektrode des MOS-Transistors erzeugt wird,
  • - bei dem der MOS-Transistor als ein vertikaler MOS- Transistor erzeugt wird,
  • - bei dem ein erstes Source/Drain-Gebiet (S/D1) des MOS- Transistors im Substrat (S) vergraben und an den Kontakt (K) angrenzend erzeugt wird.
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