KR20130023749A - 반도체 장치의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 수직 프로파일을 확보하면서, 제거용이한 희생막을 사용하여 반도체 장치의 캐패시터 제조 방법을 제공하기 위한 것으로, 스토리지 노드 콘택 플러그를 포함하는 기판 상부에 실리콘막질의 희생막을 형성하는 단계; 상기 실리콘막질의 희생막을 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 오픈부를 형성하는 단계; 상기 실리콘막질의 희생막을 산화막질의 희생막으로 전환시키는 단계; 상기 오픈부의 측벽 및 바닥부에 하부전극을 형성하는 단계; 및 전환된 상기 산화막질의 희생막을 딥아웃하여 실린더형 하부전극을 형성하는 단계를 포함하여, 실리콘막으로 희생막을 형성하여 수직프로파일을 확보하고, 실리콘막을 산화막으로 전환시켜 하부전극의 어택없이 희생막의 선택적 제거를 용이하게 하는 효과가 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
통상 반도체 장치의 캐패시터 제조 방법에서 희생막으로 산화막을 적용하고 있다. 그러나, 하부전극(Storage Node)의 피치사이즈(Pitch Size)가 작아짐에 따라 식각해야할 산화막의 두께가 증가하고, 종횡비(Aspect Ratio)가 높아져 89.8도 이상의 수직 프로파일(Vertical Profile)을 확보하기 어렵다.
이에 따라, 산화막 대비 식각 특성이 우수한 실리콘막을 희생막으로 적용하는 기술이 제안되었다. 실리콘막의 경우 식각 특성이 우수해서 수직 프로파일을 확보하기 용이한 장점이 있다.
그러나, 오픈부의 측벽 및 바닥부에 금속전극을 증착한 후, 희생막을 제거하는 공정에서 금속전극과 실리콘막 간의 식각선택비가 낮아 금속전극이 어택(Attack)을 받는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 캐패시터의 수직 프로파일을 확보하면서, 제거용이한 희생막을 사용하여 반도체 장치의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 스토리지 노드 콘택 플러그를 포함하는 기판 상부에 실리콘막질의 희생막을 형성하는 단계; 상기 실리콘막질의 희생막을 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 오픈부를 형성하는 단계; 상기 실리콘막질의 희생막을 산화막질의 희생막으로 전환시키는 단계; 상기 오픈부의 측벽 및 바닥부에 하부전극을 형성하는 단계; 및 전환된 상기 산화막질의 희생막을 딥아웃하여 실린더형 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 스토리지 노드 콘택 플러그를 포함하는 기판 상부에 실리콘막질의 희생막을 형성하는 단계; 상기 실리콘막질의 희생막을 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 오픈부를 형성하는 단계; 상기 오픈부의 측벽 및 바닥부에 하부전극을 형성하는 단계; 상기 실리콘막질의 희생막을 산화막질의 희생막으로 전환시키는 단계; 및 전환된 상기 산화막질의 희생막을 딥아웃하여 실린더형 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 산화막질의 희생막으로 전환시키는 단계는, 퍼니스에서 산소분위기로 산화공정을 진행하는 것을 특징으로 한다.
또한, 상기 오픈부를 형성하는 공정은, HBr가스, SF6 및 O2가스의 혼합가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 하부전극은 금속막을 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 실리콘막으로 희생막을 형성하여 수직프로파일을 확보하고, 실리콘막을 산화막으로 전환시켜 하부전극의 어택없이 희생막의 선택적 제거를 용이하게 하는 효과가 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 또 다른 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 또 다른 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 층간절연막(12)을 형성한다. 기판(11)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 층간절연막(12)을 형성하기 전에 기판(11) 상에 게이트, 비트라인 등의 소정 공정이 진행된다.
층간절연막(12)은 기판(11)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 층간절연막(12)을 관통하여 기판(11)에 연결되는 스토리지 노드 콘택 플러그(14, Strorage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(14)는 층간절연막(12)을 식각하여 기판(11)을 노출시키는 콘택홀(13, Contact Hole)을 형성한 후, 콘택홀(13)에 도전물질을 매립하고, 층간절연막(12)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
이어서, 스토리지 노드 콘택 플러그(14)를 포함하는 결과물 상에 식각방지막(15)을 형성한다. 식각방지막(15)은 후속 오픈부 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 층간절연막(12) 및 희생층(16)과 선택비를 갖는 물질로 형성하며, 예컨대 질화막을 포함한다.
이어서, 식각방지막(15) 상에 희생막(16)을 형성한다. 희생막(16)은 하부전극을 형성하기 위한 공간을 제공하는 것이다. 희생막(16)은 식각방지막(15)에 대해 식각선택비를 갖는 물질로 형성하며, 실리콘막을 포함한다. 실리콘막은 폴리실리콘막을 포함한다. 희생막(16)은 단일 물성의 막으로 증착하거나, 2종 이상의 실리콘막을 적층할 수 있으며, 비정질실리콘막을 증착한 후 열처리(Anneal) 등을 통해 결정화하여 형성할 수 있으며, 이 외에 실리콘막을 형성하는 모든 공정의 적용이 가능하다.
한편, 2종 이상의 실리콘막을 적층하는 경우 증착온도, 도핑량 등을 조절할 수 있다. 증착온도를 조절하여 2종의 실리콘막을 적층하는 경우 하부의 실리콘막을 고온에서 증착하고, 상부의 실리콘막을 저온에서 형성할 수 있으며, 도핑량을 조절하여 2종의 실리콘막을 적층하는 경우 하부에는 도핑농도가 큰 실리콘막을 형성하고, 상부의 실리콘막은 도핑농도가 작거나 언도프드실리콘막으로 형성할 수 있다.
또한, 희생막(16) 상에 후속 하부전극의 쓰러짐 방지를 위해 지지막(Nitride Floating Capacitor, 도시생략)를 추가로 형성할 수 있다. 지지막(도시생략)은 희생막(16) 및 산화막에 대해 식각선택비를 갖는 물질로 형성하고, 예컨대 질화막을 포함한다. 특히, 지지막은 실리콘막질로 형성된 희생막(16)의 물성 변화가 없도록 저온에서 화학기상증착법(Chemical Vapor Deposition)으로 형성하거나, 희생막(16)의 안정적인 결정화를 위해 퍼니스(Furnace)에서 화학기상증착법으로 형성할 수 있다.
이어서, 희생막(16) 상에 하드마스크패턴(17)을 형성한다. 하드마스크패턴(17)은 희생막(16)을 식각하기 위한 식각장벽 역할을 한다. 하드마스크패턴(17)은 희생막(16) 및 식각정지막(15)에 대해 식각선택비를 갖는 물질로 형성하고, 예컨대 산화막을 포함한다. 특히, 하드마스크패턴(17)은 습식식각속도가 빠른 PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막 및 BPSG막으로 이루어진 그룹 중에서 선택된 어느 하나의 산화막을 포함한다.
도 1b에 도시된 바와 같이, 하드마스크패턴(17, 도 1a 참조)을 식각장벽으로 희생막(16)을 식각하여 오픈부(18)를 형성한다.
희생막(16) 상에 지지막(도시생략)을 형성한 경우, 지지막을 식각하는 공정을 먼저 진행한다. 지지막은 불소(Fluorine) 가스를 주 식각가스로 하는 플라즈마를 이용하여 식각하며, 식각선택비를 확보하기 위해 카본(Carbon)의 함유량이 높은 CF계 가스를 혼합할 수 있다. CF계 가스는 폴리머 리치(Polymer Rich)의 가스를 포함하며, 예컨대 C4F6 또는 C4F8 등의 가스를 포함한다. 또한, 첨가가스로 COS, CO, SiF4, N2 및 O2로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 적용할 수 있다.
희생막(16)이 실리콘막인 경우, HBr가스를 주 식각가스로 사용하고, SF6 및 O2를 첨가한 혼합가스를 이용하여 식각을 진행한다. 또한, 식각율(Etch Rate)을 증가시키고, 고종횡비콘택(HARC, High Aspect Ratio Contact)의 식각특성 개선을 위해 CCP(Capacitively Coupled Plasma)타입의 플라즈마 발생장치를 사용할 수 있다. 이때, 파워는 1000Ｗ～10000Ｗ로 인가한다.
위와 같이, 희생막(16)으로 실리콘막을 적용하고, 비등방성식각을 진행하여 89.8도 이상의 수직프로파일(Vertical Profile)을 갖는 오픈부(18)를 형성할 수 있다.
도 1c에 도시된 바와 같이, 하드마스크패턴(17, 도 1b 참조)을 제거한다. 하드마스크패턴(17)은 산화막으로 형성하여 희생막(16) 및 식각정지막(15)의 어택 없이 선택적으로 제거가 가능하다. 하드마스크패턴(17)은 습식식각으로 제거할 수 있다.
이어서, 희생막(16, 도 1b 참조)에 산화(Oxidation)공정을 진행하여 실리콘막질을 산화막질로 전환한다. 산화공정은 수백도 이상의 온도에서 진행하며, 퍼니스에서 산소(O2) 분위기로 진행할 수 있다.
따라서, 실리콘막질의 희생막(16, 도 1b 참조)는 산화막질의 희생막(16A)으로 전환된다.
도 1d에 도시된 바와 같이, 오픈부(18) 바닥의 식각정지막(15)을 식각하여 스토리지 노드 콘택 플러그(14)를 노출시킨다.
도 1e에 도시된 바와 같이, 오픈부(18)의 측벽 및 바닥에 단차를 따라 하부전극(19)을 형성한다. 하부전극(19)은 오픈부(18)를 포함하는 전체구조의 단차를 따라 금속막을 형성하고, 평탄화 공정을 통해 오픈부(18) 내에 잔류하도록 분리(Isolation)하여 형성한다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back) 공정을 포함한다.
하부전극(19)은 금속막으로 형성하고, 금속막은 예컨대 티타늄질화막(TiN), 루테늄막(Ru) 및 백금(Pt) 등으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 금속막은 예컨대 화학기상증착법(CVD) 또는 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있다.
도 1f에 도시된 바와 같이, 딥아웃(Dip Out) 공정을 진행하여 희생막(16A)을 제거한다. 따라서, 실린더형(Cylinder Type) 하부전극(19)이 형성된다.
딥아웃 공정은 금속막질의 하부전극(19)과 식각선택비가 높은 BOE 또는 HF 용액을 사용하여 진행하며, 따라서 하부전극(19)의 어택없이 희생막(16A)만 선택적으로 제거하기 용이하다.
위와 같이, 실리콘막질의 희생막(16)을 형성하여 수직 프로파일을 갖는 오픈부(18)를 형성하고, 산화공정을 통해 산화막질의 희생막(16A)으로 전환하여 딥아웃 공정시 하부전극(19)의 어택없이 희생막(16A) 만을 선택적으로 제거하기 용이한 장점이 있다. 더욱이, 수직 프로파일을 갖는 오픈부(18)의 형성이 가능하고, 희생막(16A)의 제거가 용이하여 실린더형 캐패시터의 적용이 가능하므로 필라형 캐패시터보다 낮은 높이로 동일한 정전용량을 얻을 수 있으므로, 오픈부(18) 형성시 식각마진을 확보하는 장점이 있다.
후속 공정으로 하부전극(19)을 포함하는 전체구조의 단차를 따라 유전막 및 상부전극을 증착하여 캐패시터를 형성한다.
도 2a 내지 도 2e는 본 발명의 또 다른 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(31) 상에 층간절연막(32)을 형성한다. 기판(31)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 층간절연막(32)을 형성하기 전에 기판(31) 상에 게이트, 비트라인 등의 소정 공정이 진행된다.
층간절연막(32)은 기판(31)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 층간절연막(32)을 관통하여 기판(31)에 연결되는 스토리지 노드 콘택 플러그(34, Strorage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(34)는 층간절연막(32)을 식각하여 기판(31)을 노출시키는 콘택홀(33, Contact Hole)을 형성한 후, 콘택홀(33)에 도전물질을 매립하고, 층간절연막(32)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
이어서, 스토리지 노드 콘택 플러그(34)를 포함하는 결과물 상에 식각방지막(35)을 형성한다. 식각방지막(35)은 후속 오픈부 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 층간절연막(32) 및 희생층(36)과 선택비를 갖는 물질로 형성하며, 예컨대 질화막을 포함한다.
이어서, 식각방지막(35) 상에 희생막(36)을 형성한다. 희생막(36)은 하부전극을 형성하기 위한 공간을 제공하는 것이다. 희생막(36)은 식각방지막(35)에 대해 식각선택비를 갖는 물질로 형성하며, 실리콘막을 포함한다. 실리콘막은 폴리실리콘막을 포함한다. 희생막(36)은 단일 물성의 막으로 증착하거나, 2종 이상의 실리콘막을 적층할 수 있으며, 비정질실리콘막을 증착한 후 열처리(Anneal) 등을 통해 결정화하여 형성할 수 있으며, 이 외에 실리콘막을 형성하는 모든 공정의 적용이 가능하다.
한편, 2종 이상의 실리콘막을 적층하는 경우 증착온도, 도핑량 등을 조절할 수 있다. 증착온도를 조절하여 2종의 실리콘막을 적층하는 경우 하부의 실리콘막을 고온에서 증착하고, 상부의 실리콘막을 저온에서 형성할 수 있으며, 도핑량을 조절하여 2종의 실리콘막을 적층하는 경우 하부에는 도핑농도가 큰 실리콘막을 형성하고, 상부의 실리콘막은 도핑농도가 작거나 언도프드실리콘막으로 형성할 수 있다.
또한, 희생막(36) 상에 후속 하부전극의 쓰러짐 방지를 위해 지지막(Nitride Floating Capacitor, 도시생략)를 추가로 형성할 수 있다. 지지막(도시생략)은 희생막(36) 및 산화막에 대해 식각선택비를 갖는 물질로 형성하고, 예컨대 질화막을 포함한다. 특히, 지지막은 실리콘막질로 형성된 희생막(36)의 물성 변화가 없도록 저온에서 화학기상증착법(Chemical Vapor Deposition)으로 형성하거나, 희생막(36)의 안정적인 결정화를 위해 퍼니스(Furnace)에서 화학기상증착법으로 형성할 수 있다.
이어서, 희생막(36) 상에 하드마스크패턴(37)을 형성한다. 하드마스크패턴(37)은 희생막(36)을 식각하기 위한 식각장벽 역할을 한다. 하드마스크패턴(37)은 희생막(36) 및 식각정지막(35)에 대해 식각선택비를 갖는 물질로 형성하고, 예컨대 산화막을 포함한다. 특히, 하드마스크패턴(37)은 습식식각속도가 빠른 PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막 및 BPSG막으로 이루어진 그룹 중에서 선택된 어느 하나의 산화막을 포함한다.
도 2b에 도시된 바와 같이, 하드마스크패턴(37, 도 2a 참조)을 식각장벽으로 희생막(36)을 식각하여 오픈부(38)를 형성한다.
희생막(36) 상에 지지막(도시생략)을 형성한 경우, 지지막을 식각하는 공정을 먼저 진행한다. 지지막은 불소(Fluorine) 가스를 주 식각가스로 하는 플라즈마를 이용하여 식각하며, 식각선택비를 확보하기 위해 카본(Carbon)의 함유량이 높은 CF계 가스를 혼합할 수 있다. CF계 가스는 폴리머 리치(Polymer Rich)의 가스를 포함하며, 예컨대 C4F6 또는 C4F8 등의 가스를 포함한다. 또한, 첨가가스로 COS, CO, SiF4, N2 및 O2로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 적용할 수 있다.
희생막(36)이 실리콘막인 경우, HBr가스를 주 식각가스로 사용하고, SF6 및 O2를 첨가한 혼합가스를 이용하여 식각을 진행한다. 또한, 식각율(Etch Rate)을 증가시키고, 고종횡비콘택(HARC, High Aspect Ratio Contact)의 식각특성 개선을 위해 CCP(Capacitively Coupled Plasma)타입의 플라즈마 발생장치를 사용할 수 있다. 이때, 파워는 1000Ｗ～10000Ｗ로 인가한다.
위와 같이, 희생막(36)으로 실리콘막을 적용하고, 비등방성식각을 진행하여 89.8도 이상의 수직프로파일(Vertical Profile)을 갖는 오픈부(38)를 형성할 수 있다.
도 2c에 도시된 바와 같이, 하드마스크패턴(37, 도 2b 참조)을 제거한다. 하드마스크패턴(37)은 산화막으로 형성하여 희생막(36) 및 식각정지막(35)의 어택 없이 선택적으로 제거가 가능하다. 하드마스크패턴(37)은 습식식각으로 제거할 수 있다.
이어서, 오픈부(38) 바닥의 식각정지막(35)을 식각하여 스토리지 노드 콘택 플러그(34)를 노출시킨다. 또 다른 실시예로, 하드마스크패턴(37, 도 2b 참조)을 제거하기 전에 식각정지막(35)을 식각할 수 있다.
이어서, 오픈부(38)의 측벽 및 바닥에 단차를 따라 하부전극(39)을 형성한다. 하부전극(39)은 오픈부(38)를 포함하는 전체구조의 단차를 따라 금속막을 형성하고, 평탄화 공정을 통해 오픈부(38) 내에 잔류하도록 분리(Isolation)하여 형성한다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back) 공정을 포함한다.
하부전극39)은 금속막으로 형성하고, 금속막은 예컨대 티타늄질화막(TiN), 루테늄막(Ru) 및 백금(Pt) 등으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 금속막은 예컨대 화학기상증착법(CVD) 또는 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있다.
도 2d에 도시된 바와 같이, 희생막(36, 도 2b 참조)에 산화(Oxidation)공정을 진행하여 실리콘막질을 산화막질로 전환한다. 산화공정은 수백도 이상의 온도에서 진행하며, 퍼니스에서 산소(O2) 분위기로 진행할 수 있다.
따라서, 실리콘막질의 희생막(36, 도 2b 참조)는 산화막질의 희생막(36A)으로 전환된다.
도 2e에 도시된 바와 같이, 딥아웃(Dip Out) 공정을 진행하여 희생막(36A)을 제거한다. 따라서, 실린더형(Cylinder Type) 하부전극(39)이 형성된다.
딥아웃 공정은 금속막질의 하부전극(39)과 식각선택비가 높은 BOE 또는 HF 용액을 사용하여 진행하며, 따라서 하부전극(39)의 어택없이 희생막(36A)만 선택적으로 제거하기 용이하다.
위와 같이, 실리콘막질의 희생막(36)을 형성하여 수직 프로파일을 갖는 오픈부(38)를 형성하고, 산화공정을 통해 산화막질의 희생막(36A)으로 전환하여 딥아웃 공정시 하부전극(39)의 어택없이 희생막(36A) 만을 선택적으로 제거하기 용이한 장점이 있다. 더욱이, 수직 프로파일을 갖는 오픈부(38)의 형성이 가능하고, 희생막(36A)의 제거가 용이하여 실린더형 캐패시터의 적용이 가능하므로 필라형 캐패시터보다 낮은 높이로 동일한 정전용량을 얻을 수 있으므로, 오픈부(38) 형성시 식각마진을 확보하는 장점이 있다.
후속 공정으로 하부전극(39)을 포함하는 전체구조의 단차를 따라 유전막 및 상부전극을 증착하여 캐패시터를 형성한다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 층간절연막
13 : 콘택홀 14 : 스토리지 노드 콘택 플러그
15 : 식각정지막 16 : 희생막
17 : 하드마스크패턴 18 : 오픈부
19 : 하부전극
13 : 콘택홀 14 : 스토리지 노드 콘택 플러그
15 : 식각정지막 16 : 희생막
17 : 하드마스크패턴 18 : 오픈부
19 : 하부전극
Claims (5)
- 스토리지 노드 콘택 플러그를 포함하는 기판 상부에 실리콘막질의 희생막을 형성하는 단계;
상기 실리콘막질의 희생막을 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 오픈부를 형성하는 단계;
상기 실리콘막질의 희생막을 산화막질의 희생막으로 전환시키는 단계;
상기 오픈부의 측벽 및 바닥부에 하부전극을 형성하는 단계; 및
전환된 상기 산화막질의 희생막을 딥아웃하여 실린더형 하부전극을 형성하는 단계
를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 스토리지 노드 콘택 플러그를 포함하는 기판 상부에 실리콘막질의 희생막을 형성하는 단계;
상기 실리콘막질의 희생막을 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 오픈부를 형성하는 단계;
상기 오픈부의 측벽 및 바닥부에 하부전극을 형성하는 단계;
상기 실리콘막질의 희생막을 산화막질의 희생막으로 전환시키는 단계; 및
전환된 상기 산화막질의 희생막을 딥아웃하여 실린더형 하부전극을 형성하는 단계
를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항 및 제2항에 있어서,
상기 산화막질의 희생막으로 전환시키는 단계는,
퍼니스(Furnace)에서 산소(O2)분위기로 산화공정을 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제1항 및 제2항에 있어서,
상기 오픈부를 형성하는 공정은,
HBr가스, SF6 및 O2가스의 혼합가스를 사용하여 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제1항 및 제2항에 있어서,
상기 하부전극은 금속막을 포함하는 반도체 장치의 캐패시터 제조 방법.
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| US9385002B2 (en) | 2013-10-01 | 2016-07-05 | Samsung Electronics Co., Ltd. | Semiconductor devices and fabricating methods thereof |
-
2011
- 2011-08-29 KR KR1020110086720A patent/KR20130023749A/ko not_active Application Discontinuation
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